使用IC Compiler II加速设计收敛
SNUG India 2017
2017
27 页
使用IC Compiler II加速设计收敛
作者: Prashant Aggarwal, KT Santosh, Sagar Patel, Ujjwal Prakash (Qualcomm India)
会议: SNUG India 2017
页数: 27
源文件: SNUG_TPC_CCD_Aggarwal_Microsoft_PowerPoint_WB21_28_GPU_SNUG_2017_v09_002pptx_paper.pdf
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使用IC Compiler II加速设计收敛
Prashant Aggarwal, KT Santosh, Sagar Patel, Ujjwal Prakash Qualcomm India Private Limited July 12-13, 2017, SNUG India
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议程 - 设计概述 - 容量与运行时间——合并模块 - 运行时间优化——并发时钟与数据（CCD 并发时钟与数据） - 面积恢复 - QoR与运行时间优化 - 结论
本文为PPT格式，共27页、114张图片。核心内容为Qualcomm分享的使用IC CompilerI加速GPU 图形处理器设计收敛的经验，涵盖容量扩展（合并模块）、并发时钟与数据（CCD）技术、运行时间优化、面积恢复及QoR改善等主题。
图片索引
本文共 114 张图片，存放于 SNUG_TPC_CCD_Aggarwal_Microsoft_PowerPoint_WB21_28_GPU_SNUG_2017_v09_002pptx_paper_images/ 目录。