基于DFTMAX-Ultra实现low-pin、low-cost、low-power DFT设计

SNUG China 2017 2017 13 页

基于DFTMAX-Ultra实现low-pin、low-cost、low-power DFT设计

会议: SNUG China 2017 作者: 王辉 (北京中电华大电子设计有限责任公司) 页数: 13

摘要

随着设计的复杂，更快的频率，更小尺寸的工艺，使得越来越多的缺陷（Stuck-at缺陷、AC缺陷等）需要SCAN来帮助测试。

智能卡领域一直追求low-pin、low-power和low-cost，在SCAN设计方面也是一样。传统的Scan设计和基于DFTMAX设计受到IO限制很难实现low-pin、low-power和low-cost DFT设计。而基于DFTMAX Ultra的DFT设计仅需要增加很少的电路就能实现Scan测试的压缩和解压缩功能，解除了高压缩比需要更多IO数量的限制，同时在低功耗控制上配合Power-Aware DFT and ATPG技术也有卓越表现，使得不用额外修改电源系统设计就可以让Scan测试时功耗控制在供电范围内。

关键词：Scan，DFTMAX Ultra，low-pin，low-power，low-cost，Power-Aware DFT and ATPG

1. 简介

随着半导体工艺的发展，智能卡芯片的规模越来越大，工艺尺寸越来越小，对产品质量的要求也越来越高。智能卡芯片不仅应用在SIM领域、金融社保领域，也应用在芯片银行卡上。工艺从传统的0.25um工艺进步到55nm工艺，可靠性上从10万次上升到20万或30万次，同时在质量上提出了更高的要求。而这些都对芯片测试成本产生了巨大的冲击。测试时间变长，使芯片测试成本增加。

降低测试成本的途径有：合理优化测试减少测试时间，减少pin count提高同测数，降低测试功耗以减少供电pin和对测试机的要求等。

SYNOPSYS DFTMAX Ultra工具的扫描压缩设计技术，不仅实现了扫描链压缩技术，也解除了压缩比对Pin count要求，配合Power-Aware DFT and ATPG技术最终实现了low-pin、low-cost、low-power DFT设计。

2. 设计方案制定

2.1 Low-pin

随着Nano-SIM的广泛应用，智能卡触点由8个减少为6个，除去电源和地，只有4个触点可用于Scan测试。而传统SCAN至少需要5个PIN。通过Test_mode内置化可以减少一个PIN，利用IO上发送一组特殊的序列组合激发内部的Test_mode信号，从而进入Scan模式。

基于DFTMAX Ultra的扫描压缩技术解放了对pin count限制，最少4个IO即可实现，满足了智能卡4pin测试的需求。

2.2 Low-cost

由于智能卡PIN数少，因此传统SCAN只能实现一条Scan Chain。而1~2万个触发器在一条Scan Chain测试，99%以上的时间都耗费在Shift in和Shift out上。测试DFTMAX Ultra的扫描压缩技术通过内部产生多条Scan Chain，减少Scan Chain的长度，能够有效的减少测试时间。同时增加Decompressor和Compressor将数据输入和输出进行解压缩和压缩处理，因此只需4个pin即可实现高压缩比的设计。

2.3 Low-power

智能卡芯片通常规模不大，正常工作时的功耗也比较低。但Scan测试时所有内部DFF同时翻转的功耗会让供电系统产生下冲毛刺，一旦内部逻辑电压低于器件正常工作电压的下限，则无法保证其时序的正确。SYNOPSYS的Power-Aware DFT and ATPG通过增加Flop Gating以减少Scan Shift时的Switch，来达到减少功耗的目的。

相关命令： 

set_scan_suppress_toggling -selection_method auto -total_percentage_gating 
set_atpg –power_budget  [-domain {list_of_clock_domains}]
set_atpg –power_effort 
set_atpg –fill adjacent
set_atpg –shift_power_effort { low|medium|high|d }
set_atpg -shift_power_budget N

3. 设计流程

基于Synopsys的DFTMAX Ultra对现有流程影响很小，只需要在Design Compiler完成逻辑综合后进行扫描压缩电路植入即可。

相关命令： 

# 开启扫描压缩使能
enable_scan_compression

设置内部扫描链数量，最大长度，输入Pin数量，输出Pin数量

scan_compression_configuration chain_count  -max_length  inputs  outputs 

写出压缩和非压缩的spf文件；以及供物理实现时scan reorder的扫描链DEF文件

write_spf_and_def

4. 分析结果

4.1 Low-pin结果

基于DFTMAX Ultra实现4 Pin的DFT设计，在原有7816三个Pin的基础上，增加一个Scan_enable管脚。Test mode进入通过7816的三个IO就可以实现。

4.2 Low-cost结果

增加的数字逻辑面积仅占整个数字逻辑设计的0.9%，对面积的影响几乎可以忽略。测试压缩比可以达到9.19（不使用Power-Aware DFT）或7.56（使用Power-Aware DFT插入100%门控）。

4.3 Low-power结果

不使用Power-Aware DFT时Shift平均翻转率在45.99%，个别Pattern翻转率超过200%。使用Power-Aware DFT and ATPG技术时，Shift平均翻转率控制在25%左右，峰值控制在52%左右。PTPX仿真平均功耗从1.6mw降低到560uw（100%门控）或590uw（50%门控），满足设计需求。

4.4 Coverage和Area结果

原本可以达到98%左右覆盖率的设计，在低功耗限制下覆盖率在94%~95%左右。插入50%门控时面积增加约2600门。

5. 问题解决

1. Decompressor功耗控制：通过Test_mode作为门控，将Decompressor的时钟进行门控 2. 压缩模式调试迭代时间长：通过搭建门级仿真环境使用VCS+delay_mode_zero+tetramax参数 3. Low-power带来测试时间加长和Coverage降低：在满足低功耗的前提条件下适度优化

6. 结论及建议

智能卡领域low-pin、low-power和low-cost的需求，给SCAN设计方面提出了严峻的考验。本文在上智能卡产品使用基于DFTMAX Ultra的DFT设计降低成本外，同时在低功耗控制上配合Power-Aware DFT and ATPG技术，满足了设计需求，同时可以预见扫描压缩技术在未来智能卡产品测试上有着广阔的前景。

图片索引

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