电压感知静态时序分析实现精确时序收敛

会议: SNUG Boston 2008 作者: Anil Gundurao, Ali Eltoukhy (Cypress Semiconductor Corporation) 页数: 15 源文件: SNUG_2008_Boston_Gundurao_How_to_build_a_million_gate_paper.pdf

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精确时序收敛与电压感知STA

Anil Gundurao Ali Eltoukhy

Cypress Semiconductor Corporation akg@cypress.com

摘要

在纳米级工艺技术的SoC设计RTL2GDSII实现流程中，分析信号完整性和动态电压降效应至关重要。由于DvD和SI的影响，设计出现时序和功能故障的风险增加。DvD导致每个实例的供电电压发生变化。由于常规静态时序分析和SI流程中未考虑这种电压变化，分析结果可能不准确。这可能导致STA和SI分析流程无法发现的建立时间和保持时间故障，或SI分析流程无法发现的毛刺噪声故障。使用固定IR Drop预算和时序裕量的传统方法已不足以应对。

本文提出了一种新方法，将DvD引起的电压变化纳入时序和SI分析流程中。这种电压感知STA方法能够实现更精确的设计时序收敛，从而提高芯片一次流片成功的概率。

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1. 引言 ......................................................................................................................... 3 1.1 建立/保持时间时序违例 .......................................................................................... 4 1.2 本文内容概述 ...................................................................................................... 5 2. 不同方法 .................................................................................................................. 5 3. 电压感知STA流程 ................................................................................................... 6 3.1 功耗分析 ............................................................................................................... 6 3.2 DvD ..................................................................................................................... 7 3.3 STA ..................................................................................................................... 8 4. 库特征化 ............................................................................................................... 9 4.1 CCS噪声库 ............................................................................................................ 10 4.2 NLDM和CCS时序库 ........................................................................................... 11 5. VASTA指南 ............................................................................................................. 11 6. 结果 ....................................................................................................................... 12 7. 结论 ....................................................................................................................... 14 8. 致谢 ....................................................................................................................... 14 9. 参考文献 ............................................................................................................... 14

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1. 引言

设计时序收敛是设计周期中最关键和最具挑战性的阶段之一。为了在时序报告中实现高精度，我们需要在时序分析中考虑信号完整性和动态电压降的影响。

影响SI和DvD的主要因素有： 1. 芯片上电源网格的阻抗 2. 芯片上信号之间的耦合电容 3. 芯片运行期间发生的开关事件

电源网格阻抗的主要组成部分包括： 1. 互连电阻和电容 2. 器件的本征电容 3. 封装寄生参数（电阻、电容和电感）[5] 4. 电源管理开关的电阻（低功耗设计中使用电源开关作为电源网格的一部分）

芯片中的开关事件本质上是动态的。它取决于运行模式和工艺角以及特定时刻驱动芯片的特定向量。对于某些模式（如扫描模式），问题可能更严重，因为所有时序逻辑可能同时开关。这种开关行为与寄生参数共同导致实例引脚处的供电电压与指定的工作供电电压不同。这种电压差异也称为DvD。DvD反过来导致逻辑门性能下降和驱动强度降低[1]。STA不考虑开关事件的动态特性及其对设计电源网格的影响。常规STA假设整个芯片具有均匀的供电电压，并且库通常在该电压下进行特征化。因此，在不考虑DvD的情况下使用常规STA进行设计时序收敛，将面临时序故障的风险。为了确定电压降对时序的影响，我们需要确定每个实例在DvD下的精确电压。当STA以插入精确的实例电压运行，并根据实例工作电压确定延迟时，这个过程称为电压感知静态时序分析。

信号完整性效应在业界已得到更广泛的认知，并且有多种工具可用于分析这些效应对时序的影响[4]。耦合电容和芯片上的开关事件导致了SI。在SI分析中需要考虑的不同效应包括： 1. 稳定网络上的噪声或毛刺导致功能故障 2. 由于耦合网络同时开关导致的时序推后或拉前，从而导致时序故障

需要额外考虑的因素是，工作电压值会影响信号完整性计算。由于DvD的存在，我们需要使用电压感知信号完整性分析。进行电压感知静态时序和信号完整性分析的方法类似，本文中我们将二者统称为VASTA。

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1.1 建立/保持时间时序违例

DvD导致的工作电压降低会导致路径的建立时间或保持时间余量减小。DvD可能导致时序故障的情况由以下保持时间违例示例说明。

图1展示了一个时序路径示例，包含一个发射触发器和捕获触发器，以及与每个触发器关联的时钟树。数据路径的组合逻辑位于发射路径和捕获路径之间。以不考虑电压降时的时序满足且数据正确捕获的情况为例。但当考虑DvD时，如果捕获路径中的时钟缓冲器有显著的DvD而发射路径的元素不受DvD影响，则捕获时钟路径的延迟会比发射路径增加更多。这导致保持时间违例，数据在捕获触发器处无法正确接收。对于建立时间违例，我们可以做类似分析，此时发射路径比捕获路径受到更多DvD影响。

在SI分析期间，网络上的噪声取决于驱动实例的电压，因此DvD会影响噪声幅度以及引脚的噪声免疫能力。开关网络的时序推后或拉前的幅度也受侵略者和受害者网络实例电压的影响。

如果在芯片生产之前未能捕获DvD引起的时序或SI问题，则设计周期时间将受到严重影响，因为需要片上调试并且后续迭代需要实施修复和重新流片。理解DvD的影响还能促成更稳健的电源网格设计，减少时序收敛的迭代次数。

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本文的目标是展示所提出的电压感知时序收敛方法如何帮助您精确确定DvD的影响及其修复方法。

1.2 本文内容概述

本文其余部分组织如下。第2节探讨并比较执行电压感知静态时序分析的不同方法。第3节描述电压感知STA流程以及功耗分析、动态电压降和静态时序分析的不同步骤。第4节解释库特征化要求并比较不同的特征化方法。第5节描述运行VASTA流程的一些指南。第6节描述该流程应用于不同设计的结果。第7节基于展示的结果给出关于该流程的结论，并讨论该主题的进一步工作。

2. 不同方法

有多种方法可以进行带电压降的精确时序分析。一种方法是完全在SPICE中进行分析。这需要对每条路径进行网表提取，并手动生成激励。以这种方式执行分析需要设计者付出大量努力来仔细分析每条路径并生成适当的仿真激励。如果加入SI或电源网格寄生参数的影响，分析将变得更加复杂。此外，这对于全芯片时序收敛不是一种实用的方法，因为它需要逐一分析设计中的每条路径，对于复杂芯片来说计算量过大。

如果工具能够生成所需的激励并将DvD和SI源拼接到网表中，SPICE级别分析任务会更容易。Psi-Winder工具（来自Apache designs）[1]采用了这种方法。这种方法非常精确，但覆盖率取决于在该任务上投入的努力和可用的计算能力。

另一种VASTA方法是使用在同一应用程序内整合电压降和时序效应的工具。进行VASTA的主要挑战在于电压、电流和时序之间的相互依赖。实例电流和路径时序是在固定的工作电压下确定的。由于电流和时序会导致电压降，实际工作电压将有所不同。因此，需要基于新电压确定电流和时序的新值，但这些值又会影响电压本身。如果有一个工具能在仿真的每个时间步长内内部更新电压、电流和时序值，那将是最佳解决方案。它将避免不必要的设计周期以及在时序、功耗和DvD分析之间运行迭代所需的单独步骤。目前市场上能在一个工具内完成所有这些工作的商业工具不多。有一些工具生成包含DvD和SI效应的标准延迟格式文件。SDF可以输入到PrimeTime中，以获得包含DvD和SI效应的时序报告，但这仍然是一个迭代流程。

VASTA的一个完全替代方案是简单地添加设计保护带以考虑最坏情况电压降的影响。设计者只需在数据和时钟时序路径中包含额外裕量，假设整个芯片上存在固定的性能退化。然而，这种方法同样是有缺陷的。增加更多的设计保护带偏离了定量工程设计方法。换句话说，不是量化DvD对时序的精确影响，而是用设计保护带避免精确计算，将所有未知因素归为一个裕量。

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这些假设可能导致时序不准确甚至过于乐观。例如，假设数据路径包含固定电压降会导致乐观的保持时间，因为数据可能比平常更晚到达目的地。

为了高效的时序收敛，我们选择了一种更实用的方法，可以在现有工具条件下实现，快速量化电压感知STA，并且具有合理的精度。

3. 电压感知STA流程

电压感知STA流程包含3个步骤：功耗分析、DvD分析和时序分析。

3.1 功耗分析

门级功耗分析需要作为流程的第一步运行，为动态电压降分析工具提供驱动[2]。在门级网表可用后，使用PrimeTime PX进行门级功耗分析以确定峰值开关功耗。流程所需的向量输入通过逻辑仿真工具（如VCS）生成。PrimeTime用于创建一个包含每个网络最小/最大时序的SDF文件。该SDF被反标到门级逻辑仿真中，以创建一个向量文件（VCD或FSDB格式），指定在仿真时间段内所有网络的开关活动。功耗计算所需的互连寄生参数由提取工具（例如Star-RCXT）生成。寄生参数以SPEF或DSPF等格式存在，以便PrimeTime PX将其反标到网表中。功能模式或扫描模式的功耗分析需要使用在该特定模式下仿真生成的向量来运行。向量文件不仅应覆盖导致高开关活动的最坏情况功能模式，还应覆盖运行状态经历的所有不同事务。应在各种高开关活动窗口中计算峰值功耗。

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如图3所示。基于功耗波形，可以识别峰值功耗活动窗口。有必要选择较小的时间窗口进行进一步分析。功耗分析步骤可以运行较长的仿真持续时间，但DvD分析是一个耗时的步骤，每次只能运行几个时钟周期。功耗分析步骤的主要挑战是能够使用适当的向量文件来获得最坏情况功耗，同时该功耗又要足够代表所有开关场景。如果能将活动波形与功耗波形图叠加也会非常有用。从这些图中，用户可以选择几个感兴趣的时间窗口来驱动DvD分析。有一些自动化工具可以根据设定标准（如高活动或高功耗）选择合适的向量集。

3.2 DvD

DvD分析的目标是确定芯片电源分配网格上的热点，并尽可能减少DvD。它还用于确定每种运行模式和工艺角下可能的实例电压降范围。可以使用诸如CoolPower（来自Sequence）、Redhawk（来自Apache design）或PrimeRail（来自Synopsys）等工具进行DvD分析。该工具为从功耗分析步骤中选择的时间窗口运行电源网格仿真。选择最坏情况活动或功耗窗口对于确保输出设计的最大可能DvD非常重要。DvD分析需要针对每种工艺角/模式和由功耗分析确定的向量集运行。设计DvD图的示例如下图4所示。这是调试热点并修复它们的有用视图。

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用于修复电压降的常见策略有： - 网格尺寸调整 - 去耦电容插入 - 电源开关的添加或重新分配

关于这些策略的详细讨论可在参考文献中找到[6]。

一旦热点被修复，工具可以输出每个实例在仿真期间的等效最小和最大电压降。DvD工具输出最坏情况实例电压的场景很重要，同时不能过于不切实际。一种好方法是输出每个实例在其时序窗口内的最小和最大实例电压。输出实例电压波形在仿真期间的波形也很有用。

3.3 STA

PrimeTime SI用于在开启SI分析并以OCV模式运行的时序收敛。在OCV分析模式下，路径时序根据执行的计算类型进行退化。所有最小路径延迟同时使用最快的运行条件，所有最大路径延迟使用最慢的运行条件。例如，对于建立时间检查，发射路径将使用慢速（最大）运行条件以及指定的时序减额，而捕获路径将使用快速（最小）运行条件。

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PrimeTime在STA分析期间使用来自DvD分析步骤的最小和最大实例电压。实例电压文件在PTSI中被加载，以改变每个实例的运行条件。最小电压降用于快速路径，最大电压降用于慢速路径。

库需要在DvD导致的整个实例电压范围内进行特征化。由于每个时序库在指定工作电压的10-20%范围内具有精度保证，因此每个标准单元和IP需要多个库来覆盖实例电压范围。当使用这些库运行STA时，它将基于该电压计算延迟和压摆率。

对于约束缩放（建立时间、保持时间、恢复时间、移除时间、最小脉冲宽度和最小周期），PTSI使用非线性插值方法。PTSI中的以下命令用于定义用于缩放的一组库：

define_scaling_lib_group {
   lp_tt_2.15v_25C_nldm.db \
   lp_tt_1.95v_25C_nldm.db \
   lp_tt_1.75v_25C_nldm.db \
}

在SI分析期间，PTSI将进行噪声缩放，既包括bump计算也包括噪声免疫能力。

4. 库特征化

VASTA流程需要多个时序库。库的生成使用图5所示的库特征化流程。所需库的数量也取决于特征化类型： - 非线性延迟模型（NLDM）库：如果使用多个库，则以10%的电压间隔进行特征化。 - 如果使用带k因子的单个NLDM库进行延迟缩放，库缩放的精度仅在偏离标称供电电压5%的电压变化范围内。因此，使用此方法的电压降必须在5%的范围内。 - 如果使用CCS 复合电流源模型库，库的特征化可以以20%的电压间隔进行。

Liberty NCX是用于生成STA使用的标准单元库的CCS或NLDM时序数据的工具。它还可以特征化门级功耗分析工具使用的功耗数据。NCX最初为每个单元生成模板（读取源Liberty文件后）。然后使用HSPICE进行仿真，将结果收集到数据库中。

make_ccs_noise是NCX中的一个实用程序，用于CCS噪声数据生成。它用于标准单元噪声特征化以及存储器和I/O单元噪声特征化。该工具使用HSPICE自动仿真单元并将结果转换为CCS格式。

LibChecker分析库中的每个时序弧，并与Spice仿真进行相关。LibChecker目前仅处理CCS时序相关。LibChecker生成测试网表，产生SPEF文件，并将此信息提供给PrimeTime SI。PTSI然后为一条路径写出Spice网表，该路径将使用HSPICE进行仿真。将结果与库中的数值进行比较并报告。

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特征化后的库包含以下信息： - NLDM或CCS时序数据 - NLPM（非线性功耗模型）或CCS功耗数据 - CCS噪声数据

下面对各种格式进行了简要比较。

4.1 CCS噪声库

CCS噪声和基于NLDM噪声模型的SI分析的比较如表1所示。与NLDM噪声模型相比，CCS噪声模型提供更好的周转时间和更少的悲观性。因此，CCS噪声模型优于NLDM噪声模型[3]。

	NLDM	CCS	注释
精度（相对于Spice）	延迟在Spice的2.1%以内	噪声免疫在0.5%以内，噪声峰值在Spice的2%以内	CCS噪声模型更精确
特征化运行时间（696个单元）	约1周	6小时（20台服务器）	快7倍到20倍
库大小	68 MB（无噪声时46 MB）	116 MB	CCS噪声数据是NLDM噪声的3倍大小
SI运行时间	6.45小时(corner15), 0.7小时(corner56)	5.5小时(corner15), 0.62小时(corner56)	基于CCS的SI分析快15%
SI内存使用	680 MB, 824 MB	720 MB, 765 MB	大致相同

表1：CCS和NLDM噪声数据比较

4.2 NLDM和CCS时序库

表2显示了NCX特征化的CCS和NLDM库之间的详细比较以及涉及的权衡。CCS和NLDM的特征化工作量相似。但与NLDM相比，STA运行时间较慢，CCS库的大小要大得多。对于130nm，NLDM在大多数情况下可能提供足够的精度。对于90nm或65nm及以下，可能需要CCS特征化以获得更高的精度。

	NLDM	CCS	注释
精度	NCX库在Hspice的4%以内	93%的数据在Spice的2%以内	NLDM和CCS在130nm库设定的阈值范围内均精确
使用NCX的特征化运行时间	NLDM使用20台机器在696个单元库上需要5小时	使用20台服务器需要8小时	CCS库特征化时间是NLDM的1.5倍。但多-CCS与多-NLDM花费时间大致相同
库大小	46 MB	950 MB	CCS时序库是NLDM库大小的20倍
STA运行时间	4871秒	9090秒	基于CCS的STA分析较慢
STA内存	406 MB	1015 MB	CCS需要2到3倍的内存

表2：CCS和NLDM库的比较

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5. VASTA指南

以下是在设计上运行VASTA流程以实现精确时序收敛的建议：

1. 在运行VASTA之前，使用裕量通过常规STA流程进行时序收敛。确切的裕量取决于设计和技术平台，但使用时序减额优于使用硬编码数字。对于130nm设计，常见做法是使用约5%的路径时序减额，对于65nm减额增加到10%。

在PrimeTime SI中，我们可以使用以下命令对保持时间进行10%的减额：

set_timing_derate -late 1.1

2. 将所有工艺角（设计计划进行时序收敛的工艺角，通常是快速和慢速）下任何时序实例的电压降限制在标称供电电压的指定因子以下。超过这些限制的电压降需要通过去耦电容、网格变化和额外开关来修复。如果我们不限制电压降，那么精确时序设计所需的库数量将因每个设计和设计数据库的不同版本而异。

例如，我们使用15%的阈值来限制电压降，因为这是在需要特征化的库数量与修复DvD所花费时间之间的权衡。

3. 使用多个电压库对特定最坏情况向量的DvD值进行时序收敛。VASTA流程不需要额外裕量（减额），因为它已经考虑了最坏情况的时序影响。

4. 每种工艺角/模式需要使用N个NLDM库来覆盖电压降范围： - VCC（标称电压）库 - VCC-10%库 - VCC-20%库等

例如，在1.9V工艺上，我们将在其中一个工艺角使用以下多个NLDM库： - lp_ff_1.9v_-40C.lib - lp_ff_1.7v_-40C.lib - lp_ff_1.55v_-40C.lib

5. VASTA流程中发现的任何时序违例需要通过常规时序ECO流程进行缓冲器尺寸调整或插入来修复。

6. ECO更改完成后，我们需要重新运行VASTA流程以验证电压降和时序是否干净。

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6. 结果

VASTA流程已在两个设计上运行进行比较。以下是设计的简要细节。 - Design-1：130nm，4层金属，250K门，22个存储器，I/O和1个模拟块，48 Mhz - Design-2：130nm，4层金属，350K门，24个存储器，I/O和1个模拟块，48 Mhz

Design-1的扫描捕获模式快速工艺角时序分析结果显示在下表3中。列出了受DvD影响最严重的前几条关键路径的保持时序。在未包含DvD的情况下，所有这些路径都通过时序，但包含DvD后，它们都显示时序故障。未包含DvD的时序结果与硅片上观察到的时序故障不匹配。但是，使用VASTA流程时，硅片上的保持时间故障与PrimeTime报告的时序结果相关性良好。

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触发器端点	路径类型	不含DvD的时序 [ns]	含DvD的时序 (多-NLDM) [ns]
fastslv_sync_data_edge1_prev_reg_5_	到达时间	5.522	5.689
	要求时间	5.474	6.678
	时序余量	+0.048	-0.989
fastslv_sync_data_edge1_prev_reg_10_	到达时间	5.562	5.731
	要求时间	5.469	6.674
	时序余量	+0.093	-0.943
use_previous_data_reg	到达时间	5.592	5.754
	要求时间	5.453	6.660
	时序余量	+0.039	-0.906
fastslv_sync_data_edge2_prev_reg_10_	到达时间	5.594	5.764
	要求时间	5.441	6.645
	时序余量	+0.054	-0.881

表3：考虑和不考虑DvD时的路径时序

DvD导致所有路径减速，但特别是，与发射路径（到达时间）减速约3%相比，捕获路径（即要求时间）显著减速约20%。这种减速导致与无DvD情况相比，包含DvD时时序余量 Slack显著恶化。此示例中看到的最大DvD为522mV（供电电压2.15V的25%），导致1796个保持时间违例。这是需要修复的大量违例，将严重影响设计周期时间。

下表4比较了两个设计上的VASTA结果。

	Design-1	Design-2
峰值功耗	310 mW	262 mW
DvD最大值	522 mV	274 mV
超过20%压降的实例数	89	0
保持时间违例时序路径数	1796条路径	149条路径
最高负时序余量	1100 ps	360 ps

表4：不同设计上VASTA结果的比较

我们看到Design-1由于高达522mV的DvD，有更多的时序违例。相比之下，Design-2的最大DvD为274mV（供电电压1.9V的14%）。由于Design-2的DvD很好地限制在我们小于20%的指导范围内，标记的保持时间违例仅149条路径。这表明限制DvD对限制DvD相关路径时序退化有重大影响。

Design-1的结果被发现偏向悲观，原因如下：

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- DvD值偏悲观，因为第一次迭代中电流被高估，且我们没有进一步迭代 - 使用的建立和保持时间裕量过高

我们将建立和保持时间裕量减小到仅包含已知的不确定性来源（如50 ps的时钟抖动）。这减少了悲观性，我们发现Design-1仅标记约359个违例（而之前添加裕量时报告了1796个）。

为了验证结果，我们将Design-1中失败的触发器标注在电压降图上。约75%的触发器位于高DvD区域（大于10%的压降）。这种高压降是由这些触发器所在行受到附近高开关活动单元的影响造成的。这表明最小化DvD对于消除设计周期后期出现的时序问题有很大帮助。

我们还发现，VASTA流程标记的前10个违例都可以在硅片上不同运行条件下的扫描模式中观察到。这验证了我们基于高开关活动和高DvD确定时序故障的方法。

7. 结论

本文定义了一个电压感知STA流程，并提供了时序收敛方法建议。介绍了将该流程应用于设计的结果。加入DvD将显著影响设计的时序。必须确保使用VASTA流程，设计在包含DvD效应的情况下实现时序收敛。电源网格需要设计使得在任何运行模式下所有实例的电压降都小于标称电压的指定百分比。VASTA流程标记的任何时序违例都需要通过常规时序ECO流程来修复。遵循这些指导原则将大大提高一次流片成功的概率。

本主题的未来工作包括改进DvD分析领域，以确保获得准确的最小和最大电压降边界。在避免门级仿真、能够在RTL阶段尽早估算功耗、DvD和时序影响方面将会有重大收益。这还包括能够进行更好的无向量分析，因为在设计阶段早期很难获得高质量的向量。

8. 致谢

我们要感谢Synopsys应用支持团队的Rob Teigen和Benny Widen，他们参与了整个流程的讨论和调试。Cypress Semiconductor的Anup Nayak、Mike Sheets和Brian Evans定义了需求，并帮助分析和验证了各种结果。

9. 参考文献

[1] Favre, Simon. "A New Methodology for Critical Path Timing Analysis." Apache Design Solutions White paper, 2006.

[2] Gundurao, Anil and Sancheti, S. "Analyzing Power Grid Integrity on Power Gated Designs." SNUG 2007 San Jose, April 2007.

[3] Kalim, Ronald and Donahue, Pat. "CCS and NLDM Timing characterization and correlation with Liberty-NCX", SNUG San Jose 2008, April 2008.

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[4] L. Green, "Simulation, Modeling and Understanding the Importance of Signal Integrity," IEEE Circuit and Devices Magazine, pp. 7-10, Nov. 1999.

[5] Eli Chiprout, Sanjay Pant, "Power Grid Physics and Implications for CAD", Proceedings of 43rd Design Automation Conference, July 2006.

[6] Zhao Min, et al., "On-Chip decoupling capacitance and P/G wire co-optimization for Dynamic Noise", Proceedings of 44th Design Automation Conference, June 2007.

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