使用可综合 SystemVerilog 构造构建多态模块

使用可综合 SystemVerilog 构造构建多态模块

会议: SNUG Boston 2008 作者: Brian W. Hook 页数: 18

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摘要

SystemVerilog 提供了丰富的语言构造，但许多高级特性通常被认为是不可综合的，仅限于验证用途。然而，SystemVerilog 中的一些高级构造（如 interface、parameterized modules、generate、always_comb 等）实际上是可以综合的，并且可以用于创建高度灵活的"多态模块"——能够根据参数化配置呈现出不同行为和接口的 RTL 模块。

本文探讨了使用可综合 SystemVerilog 构造构建多态模块 Polymorphic Module的方法。内容涵盖：(1) SystemVerilog 可综合构造的概述和最佳实践；(2) 使用 interface 和 parameterization 创建可配置 RTL 模块的技术；(3) 多态模块在实际设计中的应用案例；(4) 与 Design Compiler 综合流程的兼容性和限制。

本文旨在帮助 RTL 设计者充分利用 SystemVerilog 的可综合特性，提高设计复用性和生产力。

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