SystemVerilog陷阱的回归

SystemVerilog陷阱的回归

作者: Shalom Bresticker, Intel Corporation (Shalom.Bresticker@intel.com)

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摘要

所有编程语言都有陷阱（gotchas）：看起来正常但不起作用、不按预期运行或在工具之间存在差异的容易犯的错误或误解。C语言中的典型示例是写"if (a=b)"而不是"if (a==b)"。了解SystemVerilog的陷阱有助于防止犯这些错误，并在它们确实发生时更容易检测和调试。Sutherland和Mills去年出版了一本关于陷阱的书，但还有更多。本文介绍了作者及其同事多年来遇到的一些额外陷阱，其中一些非常棘手。这些陷阱分为：(1) Verilog中存在的陷阱；(2) SystemVerilog中新增的陷阱；(3) 与RTL代码如何被综合相关的陷阱。

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