约束求解器诊断
SNUG Boston 2008
2008
16 页
约束求解器诊断
作者: Alex Wakefield (Synopsys, alexw@synopsys.com), Henrik Scheuer (AMD, henrik.scheuer@amd.com)
摘要
随着芯片设计变得更大更复杂，验证工程师正在扩展约束随机验证 Constrained Random Verification，导致在仿真时间中约束求解器 Constraint Solver占据了更大的比重。
本文探讨了如何可视化约束，并描述了最近添加到VCS中的约束求解器诊断能力。使用一个大型芯片配置示例来说明诊断工具如何识别约束性能问题。使用一个通用总线事务生成器示例分析了多种约束结构的性能。我们识别了几种可能的改进，并讨论了每种方法的权衡。
1 引言
约束随机验证已成为现代ASIC/SoC验证的标准方法。然而，随着约束变得越来越复杂，约束求解器的性能可能成为瓶颈。
2 约束可视化
VCS新增的诊断能力允许用户可视化约束关系和求解器行为。
3 案例研究：芯片配置
一个大型芯片配置示例展示了如何通过诊断工具识别约束性能问题。
4 总线事务生成器分析
通过通用总线事务生成器分析了foreach约束、数组约束和求解顺序对性能的影响。
5 改进与权衡
几种改进建议及其在可维护性和性能之间的权衡。
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