自定义片上时钟控制器和扫描压缩插入的全层次化流程用于At-Speed测试

SNUG Europe 2008 2008 16 页

自定义OCC和扫描压缩插入的全层次化流程

会议: SNUG Europe 2008 作者: Franco Cesari, Paolo Giovacchini (STMicroelectronics); Salvatore Talluto, Alfredo Conte (Synopsys) 页数: 16

摘要

我们开发了一个自定义流程，能够识别嵌套在数字设计中的任意数量的自定义片上时钟控制器 OCC，并在更高层次级别集成扫描压缩器。该流程使用包含自定义OCC信息的层次化下层子设计的Test Model（CTL 核心测试语言）描述。该流程已成功应用于OCC Synopsys专有版本，并已适配为在RTL级别识别我们设计自定义的现有OCC，强制生成正确的CTL用于层次化扫描压缩综合。

第3页 — 1. 引言

与之前SNUG2007论文[1]相比，我们采用了不同的方法：之前OCC在门级网表插入，当前流程在RTL级别实例化OCC。我们利用Synopsys DFT工具2007.12-SPx起的新功能，通过Testmodel中新的"PLLStructures"部分描述OCC控制器结构，将OCC和所有扫描链与扫描压缩器集成在IP的顶层。

2. 层次化流程改进

2.1 自定义OCC vs Synopsys OCC

关键差异： - 自定义OCC使用第二个时钟"refclk"来同步扫描使能，解决亚稳态 Metastability问题 - "shift_clk_i"驱动时钟链。时钟链由每个OCC的3个触发器（ccb[2:0]）组成，这些触发器使能At-Speed脉冲传播 - 时钟链从顶层层次获取时钟信号，而非从输出端口（与Synopsys版本不同） - 不需要"Reset"信号 - 支持3个不同时钟信号进行扫描管理（shift_clk_i, ref_clk_i, ate_clk_i）

2.2 流程改进

新DFT Compiler功能允许使用包含OCC信息的子模块CTL进行层次化扫描集成，自动生成SPF（测试协议文件）。之前需手动编辑CTL。

STIL协议文件中需要修改pre_shift过程（自定义OCC不需要脉冲）：

"Internal_scan_pre_shift" : V {
    // "_clk" = P0PP1;
    "_clk" = 00001;
    "DFT_SE" = 1;
}

第7页 — 3. OCC映射

3.1 OCC规则

1. 每个时钟域插入一个OCC 2. 不级联两个OCC 3. OCC后不插入时钟分频模块 4. 如OCC时钟源是时钟MUX输出，提供信号强制最快时钟传播 5. 提供信号允许时钟通过时钟门控单元传播

4. 流程步骤

步骤1：扫描链缝合和OCC识别

# 声明自由运行时钟点
set_dft_signal -view existing_dft -type Oscillator \
  -hookup_pin CKG/SEL/BUFF_BB_DTA_CLK_GATE_TMP/Z -test_mode all_dft
声明OCC
set_dft_signal -type oscillator \
  -pll_clock CKG/SEL/BUFF_BB_DTA_CLK_GATE_TMP/Z \
  -ate_clock ATE_CLOCK \
  -hookup_pin CKG/SEL/OCC_DTA_CLK/I3/CELL_MUX21/Z \
  -ctrl_bits [list 0 CKG/SEL/OCC_DTA_CLK/ccb_regx0x/Q 1 \
                   1 CKG/SEL/OCC_DTA_CLK/ccb_regx1x/Q 1 \
                   2 CKG/SEL/OCC_DTA_CLK/ccb_regx2x/Q 1] \
  -view existing_dft
写入测试模型
write_test_model -format ddc -o netlists/scs_top_post_DFT_test_model.ddc
write_test_model -format ctl -o netlists/scs_top_post_DFT_test_model.ctl
write -format verilog -hier -o netlists/scs_top_post_DFT.v

步骤2：扫描压缩器插入与SPF修改

工具自动生成一个不需要的复位端口（自定义OCC没有复位端口）。需要手动修改网表和SPF： 1. 网表中恢复子模块名称 2. 将assign改为新端口名 3. SPF中更新端口列表

# ScanCompression模式pre_shift中删除脉冲
"ScanCompression_mode_pre_shift" : V {
    // "_clk" = P00111;
    "_clk" = 000111;
    "SCAN_WRAPPER_EN" = 1;
}

第13页 — 5. 测试向量仿真

向量在零延迟模式下成功仿真（Scan Compression模式和Internal模式均通过）。波形显示DFF触发器正确接收低频时钟进行移位，并在捕获过程中正确采样。

6. 结论

最新电路达到SSA测试覆盖率98.5%和TF测试覆盖率78.7%。OCC数量优化到9个。最快时钟域频率达3GHz。计划引入在线测试技术来覆盖OCC内部逻辑的故障。

缩略语：ATE, ATPG, CCB, CKG, CTL, DFT, DRC, FSM, IP, OCC, PLL, RTL, SPF, SSA, STIL, STILDPV, TF

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