将 SVA 协议检查与面向对象测试台结构相结合！

将 SVA 协议检查与面向对象测试台结构相结合！

会议: SNUG Europe 2008 作者: Joachim Geishauser, Freescale Halbleiter Deutschland GmbH 页数: 21

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摘要

SVA SystemVerilog 断言（SystemVerilog Assertions）是协议检查的强大工具，但将其有效地集成到面向对象测试台 OO Testbench结构中需要仔细的设计。许多验证团队发现，虽然 SVA 能够精确地描述协议行为，但将这些断言嵌入到层次化、可复用的测试台架构中并非易事。

本文介绍了 Freescale 将 SVA 协议检查与面向对象测试台结构相结合的方法。内容涵盖：(1) 在基于 VMM 验证方法学手册 的测试台中组织 SVA 断言的策略；(2) 使用 SVA 绑定（bind）机制将协议检查器附加到 DUT 的技术；(3) 将 SVA 断言结果与功能覆盖率模型集成的方法；(4) 跨项目复用协议检查器的经验。

本文为验证工程师提供了一种实用的方法学，以充分发挥 SVA 在面向对象验证环境中的威力。

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