使用 SystemVerilog 接口从事务级无缝细化到 RTL
SNUG Europe 2008
2008
22 页
使用 SystemVerilog 接口从事务级无缝细化到 RTL
会议: SNUG Europe 2008 作者: Jonathan Bromley, Doulos Ltd, Ringwood, England 页数: 22
摘要
大型 SoC 设计的高性能功能仿真需求，特别是当软件行为需要在仿真中建模时，催生了一系列TLM 事务级建模（Transaction Level Modeling）技术。然而，从 TLM 模型到 RTL 实现的细化（refinement）过程常常是不连续的，导致验证断层和模型复用困难。
本文介绍了使用 SystemVerilog 接口（SystemVerilog Interface）实现从 TLM 到 RTL 的无缝细化方法。SystemVerilog 接口提供了在抽象层次之间桥接的理想机制，通过定义清晰的抽象边界和通信协议，允许同一接口定义在不同抽象层次被不同实现替换。
本文涵盖了 SV 接口在 TLM 到 RTL 细化中的应用技术，包括：接口概念的层次化使用、modport 在抽象层次切换中的角色、从无时序的 TLM 通信到基于周期的 RTL 信号协议的逐步细化策略、以及在实际项目中应用该方法学的经验。
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