使用Cadabra布局自动化减少库设计工作量

使用Cadabra布局自动化减少库设计工作量

作者: Saroj Kumar Satapathy, Pappu Satyanarayana (LSI); Vishnu Kanchi (Synopsys)

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摘要

标准单元库 Standard Cell Library开发在ASIC 专用集成电路设计中扮演关键角色。标准单元库开发流程从优化的逻辑功能网表开始，通过布局设计工具获取物理布局。然后标准单元被用作高层设计的构建模块。随着工艺节点的缩小，设计规则变得更加复杂，从手动模式转向使用自动化解决方案进行布局生成变得势在必行，以减少结果生成时间（TTR）。本文旨在描述Cadabra——Synopsys的自动化布局生成解决方案——如何从用户角度优化标准单元库开发的TTR。本文涵盖使用Cadabra自动化创建标准单元、优化库良率和支持定制布局风格。探讨了不同流程及其优势，包括从网表到GDS综合、各种设计复用流程以及手动辅助流程以快速改善非常复杂单元的结果。最后，比较了手动设计和Cadabra自动化布局之间的TTR。

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