以可承受的 TAT 完成超大型 65nm ASIC 设计的流片

以可承受的 TAT 完成超大型 65nm ASIC 设计的流片

会议: SNUG India 2008 作者: Bhowmik (Open-Silicon) 页数: 13

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1. 引言

在 65nm 节点交付超大型 ASIC 专用集成电路 设计面临显著挑战：设计复杂度增加、运行时间、拥塞和时序收敛。本文描述 Open-Silicon 在可承受周转时间 (TAT)内成功流片 65nm 大型 ASIC 的方法学。

2. 65nm 设计挑战

- 门数增长导致数据库规模增大 - 布线拥塞在低金属层更为严重 - OCV 效应对时序影响增大 - DFM 要求提高 - 电源完整性挑战

3. Synopsys Galaxy 流程

端到端流程：DC Topographical → ICC 布局布线 → StarRC XT 提取 → PrimeTime STA → IC Validator DRC/LVS

关键优化技术

- DC Topographical SPG 流程：综合与布局相关性更好 - ICC MCMM 优化：同时优化多工艺角 - CCD（Concurrent Clock and Data）：有用偏斜改善时序 - Zroute：改进的布线引擎减少短路

4. 流片结果

- 芯片规模：数百万门 - 周转时间：远低于行业平均水平 - 时序收敛在目标频率 - DRC 清洁

5. 最佳实践

- 早期布局规划探索 - 侵略性拥塞驱发布局 - MCMM CTS 多工艺角平衡 - 签核驱动优化（PT ECO）

6. 结论

使用 Synopsys Galaxy 平台，大型 65nm ASIC 可在合理 TAT 内可靠流片。

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