寄存器克隆加速设计收敛

寄存器克隆加速设计收敛

会议: SNUG India 2008 作者: Aditya Ramachandran (Open-Silicon Research) 页数: 23

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1. 引言

寄存器克隆是一种通过复制高扇出触发器来改善时序、减少拥塞和加速设计收敛 Design Closure的技术。当单一寄存器驱动大量负载时，线长和扇出导致时序退化。克隆创建寄存器的物理副本，将负载分配到更靠近目的地的位置。

2. 寄存器克隆的概念

- 识别高扇出寄存器（通常 > 100 负载） - 创建时序相同功能的克隆寄存器 - 将负载按物理接近性分配 - 保持功能等价性

克隆的好处： - 减少扇出和线长 - 改善时序（建立和保持） - 减少拥塞 - 改善时钟偏斜

3. 实现方法

手动克隆

- 设计师手动识别候选寄存器 - 在 RTL 中创建额外寄存器 - 确保逻辑等价性 - 劳动密集但精确

自动化克隆（ICC/DC）

- 工具基于时序和物理信息自动识别候选 - 物理感知克隆：考虑布局和布线 - clone_registers 命令（ICC） - 综合期间的寄存器复制（DC）

4. 案例研究

Open-Silicon 的多个设计中应用寄存器克隆： - 高扇出计数器寄存器：扇出从 500+ 减至 < 50 - 时序改善：WNS 改善 100-200ps - 拥塞减少：热力图显示显著改善 - 面积开销：通常 < 2%

5. 形式验证

- 需要等价性检查确保克隆与原始功能等价 - 使用 Formality 进行形式验证 - SVF 文件指导等价性证明

6. 结论

寄存器克隆是加速设计收敛的有效技术，特别是对于高扇出网络的时序和拥塞问题。现代 PnR 工具的原生支持使这一过程高度自动化。

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