使用基于时序余量的动态桥接故障模型检测高阻桥接缺陷

SNUG India 2008 2008 12 页

使用基于时序余量的动态桥接故障模型检测高阻桥接缺陷

会议: SNUG India 2008 作者: Dibakar Gope (BITS Pilani), Srinivasulu Alampally, Srinivas Kumar Vooka, Rubin A. Parekhji (Texas Instruments, Bangalore, India) 页数: 12

摘要

随着 DSM 技术中特征尺寸的不断缩小，对可能通过串扰或耦合影响器件时序从而导致器件失效的高阻桥接缺陷的测试需求变得越来越普遍。由于高阻桥接缺陷影响器件性能，需要沿关键路径对它们进行测试以有效筛选出有缺陷的器件。TetraMAX 中当前的故障模型在生成向量时未考虑用于检测动态桥接故障的路径时序。本文提出了一种 ATPG 自动测试向量生成方法学，通过在动态桥接故障模型之外结合小延迟缺陷 Small Delay Defect故障模型和约束 ATPG 机制，来克服上述限制。

该方法按以下步骤执行：

1. 使用 Synopsys Star-RCXT 电容提取工具提供的节点对信息，以动态桥接故障模型为目标生成向量。

2. 使用小延迟缺陷模型对动态桥接故障向量进行故障分级 Fault Grading（fault-simulate），检查这些故障是否沿最小时序余量路径被检测到。例如，为对桥接慢升（BSR）故障进行故障分级，在受害节点上添加慢升小延迟缺陷。此步骤过滤出未沿最小时序余量路径检测到的动态桥接故障。保留沿经过受害节点的最小时序余量路径检测到桥接故障的向量。未沿最小时序余量路径检测到的桥接节点对进入第 3 步。

3. 对于从第 2 步获得的桥接节点对，生成检测受害节点小延迟故障的目标向量，并在攻击节点上施加适当的 ATPG 约束以触发桥接缺陷。该方法确保桥接故障向量沿尽可能小的时序余量路径生成。

第 2 步和第 3 步获得的向量集构成了可用于有效筛选硅片上动态桥接延迟缺陷的向量集。我们将提供硅数据以验证这些向量的有效性。

目录

1.0 引言 ...................................................................................................................................... 4 2.0 高阻桥接的影响 .................................................................................................................. 4 3.0 相关先前工作 ...................................................................................................................... 7 4.0 提出的 ATPG 方法学 ......................................................................................................... 7 5.0 实验结果 .............................................................................................................................. 8 6.0 结论与建议 ........................................................................................................................ 10 7.0 参考文献 ............................................................................................................................ 10

图表目录

图 1 —— 动态桥接故障检测波形 ........................................................................................... 5 图 2 —— 一组时序相关失效的额外电路延迟分布 ................................................................ 6 图 3 —— 通过 4 位纹波进位加法器的不同桥接测试路径 .................................................... 6 图 4 —— 时序驱动的高阻桥接故障测试生成流程 ................................................................ 8

表格目录

表 1 —— ATPG 结果 .................................................................................................................. 9

1.0 引言

工艺技术在缩小方面取得的显著进展促进了半导体集成度的显著提高。这些技术创新使设计者能够在单芯片上实现复杂的数字逻辑功能 [1]。虽然 深亚微米 DSM 技术实现了更高的集成度，但缺陷尺寸并未以与几何尺寸缩小相称的方式缩小 [2-3]。因此，当前 DSM 技术中减小的特征尺寸和提高的工作速度极大地改变了缺陷格局。最近的研究表明，当代 MOS 电路中 40-50% 的物理缺陷可以很容易地用延迟故障来建模 [4-6]，因此，高阻桥接缺陷等延迟诱发缺陷不能再被忽视 [7-8]。

高阻桥接缺陷导致器件中两条正常相邻的信号网络由于额外材料或不正确的蚀刻而发生电连接 [9-10]，这会在相邻耦合节点上存在特定值的情况下引入节点跳变的延迟。由于商用 ATPG 工具（Synopsys TetraMAX 的动态桥接故障模型 [11]）在生成向量时没有内建时序信息，它们生成的高阻桥接故障向量集倾向于通过短路径传播跳变 [12-13]，从而增加了高阻桥接缺陷被漏检的几率。这要求必须沿最小时序余量路径（给定路径的余量 SK = T_cycle - T_setup - T_delay，其中 T_cycle、T_setup 和 T_delay 分别表示时钟周期、建立时间和路径延迟）来检测桥接缺陷，以有效筛选高阻桥接缺陷。本文提出了一种创新的向量生成技术，利用现有 TetraMAX 能力为检测高阻桥接提供解决方案。该技术在小延迟缺陷故障模型和约束 ATPG 机制之外结合了原生的动态桥接故障模型，从而在业界事实签核时序工具 PrimeTime（Synopsys）的时序信息帮助下，沿最小时序余量路径有效覆盖高阻桥接故障的检测。生成的向量集具有更好的缺陷筛选能力，因为它以最小时序余量路径为目标检测动态桥接故障。

本文分为七个部分。第 2 节介绍高阻桥接及其导致器件失效的后果。第 3 节讨论一些先前相关工作及其局限性，这些局限性激发了开发时序感知 ATPG 方法学以生成时序驱动动态桥接向量的需求。第 4 节介绍提出的 ATPG 方法学，随后第 5 节展示在 Texas Instruments（印度）大型代表性 SoC 设计上的相应实验结果。第 6 节给出结论，第 7 节列出参考文献。

2.0 高阻桥接的影响

桥接被定义为电路中两条相邻网络之间不期望的金属连接 [14]，它可能导致电路偏离其理想行为，从而在电路的稳态或动态行为中引发故障。根据两个门的驱动强度、它们各自的输入向量和网络的耦合等因素，受影响节点可能稳定在某个逻辑值或某个中间电压水平，最终产生错误的输出值。桥接缺陷还会产生不太明显的影响，可能引入进一步的建模复杂性，例如引入组合环路 [15]。此外，当桥接节点稳定在中间电压水平时，具有不同输入电压阈值的下游逻辑门可能对同一电压水平做出不同的解读。

桥接缺陷根据两个节点之间的电气桥接电阻有不同的严重程度 [16-17]。为了模型的可处理性，桥接缺陷根据桥接电阻分为两类：硬桥接和软桥接。如果电阻相对较低，则称为硬缺陷，在桥接被激活时导致受影响节点发生逻辑变化 [18-19]。而较高电阻的桥接导致软缺陷，表现为受影响节点跳变的延迟等性能退化 [20-21]，并随后在捕获触发器上引起建立或保持时间违例。

Synopsys TetraMAX 的桥接故障模型有两个类别 [11]： - 静态桥接故障模型：捕获硬桥接的影响。 - 动态桥接故障模型：捕获软桥接的影响。

在桥接节点对中，由于耦合使另一个节点取错误值的节点称为攻击节点（aggressor），受影响的节点称为受害节点（victim）。

Synopsys TetraMAX 工具使用两种动态桥接故障模型： - 桥接慢升（BSR: Bridge Slow-to-Rise）：在攻击节点处于逻辑 0 值时，受害节点存在慢升延迟故障。 - 桥接慢降（BSF: Bridge Slow-to-Fall）：在攻击节点处于逻辑 1 值时，受害节点存在慢降延迟故障。

在 TetraMAX 动态桥接故障 ATPG 模型中，跳变沿受害节点发起，同时保持攻击节点处于静态值。在存在桥接慢升（BSR）故障的情况下，发射周期中受害节点的跳变在捕获周期时未能传播，导致器件运行时序失效，如图 1 所示。

图1：动态桥接故障检测波形

TetraMAX 故障模型使用跳变故障模型沿受害节点传播跳变，这天然缺乏时序信息，因此只有导致巨大跳变延迟的桥接才会被检测到。而 IBM 过去 15 年发表的实验数据表明，延迟缺陷导致的失效分布偏向于较小的延迟 [22]，如图 2 所示。图 2 展示的是 IBM 针对 450nm 技术、器件工作频率 50MHz 的示例。可以观察到，大多数器件容易产生 0 到 10ns 范围内的延迟缺陷。

本文的工作聚焦于时序驱动的 ATPG 技术，以提升动态桥接故障测试的有效性，筛选那些引入较小延迟的高阻桥接缺陷。

图2：一组时序相关失效的额外电路延迟分布

让我们考虑图 3 中一个非常简单的 4 位纹波进位加法器示例。

图3：通过4位纹波进位加法器的不同桥接测试路径

通过该电路的最慢路径通常是 LSB 输入到进位输出。假设门 X 和门 Y 的输出之间存在一个动态桥接故障，以 Y 的输出为攻击节点，X 的输出（B0）为受害节点。传统 ATPG 通常通过将 LSB 输入（B0）上的高阻桥接故障传播到 LSB 和输出（S0）来测试它，这通常是一条短路径。这导致桥接测试效果不佳，可能无法捕获所有可能的桥接。在我们的方法中，B0 上的跳变通过最小时序余量路径（在此情况下是通过进位输出 C4）传播，以更好地筛选动态桥接故障。

3.0 相关先前工作

文献中提出了多种技术来提升桥接故障向量集的小延迟缺陷筛选质量。其中一些方法如极低电压（VLV）[23] 和老炼（burn-in）[24] 通过修改测试环境的工作条件来放大缺陷尺寸。但这些方法在现代 DSM 技术中似乎已过时。

[25] 中提出的另一种技术基于通过提高工作频率在较短的路径上检测较小的延迟。由于频率提高，捕获沿可能出现在某些观测点的危险区域。此类方法也可能受到最高可能工作频率的限制，这会加剧已广为人知的测试峰值功耗和 IR Drop 电压降 问题，从而可能导致任何量产测试方法都无法承受的良率损失。

本文提出了一种向量选择和生成方法学，以增强对高阻桥接缺陷的筛选，无需任何设计开销，不改变工作条件，在器件的功能工作频率下运行。

4.0 提出的 ATPG 方法学

由于 Synopsys TetraMAX 工具中当前的动态桥接故障模型不考虑用于检测桥接故障的路径时序，以下 ATPG 自动测试向量生成方法学尝试解决上述限制。

1. 使用原生动态桥接故障模型，结合来自 Synopsys Star-RCXT 电容提取工具的可耦合节点对信息，生成动态桥接向量。

2. 为了过滤出将故障效应沿最小时序余量路径传播的有效桥接向量，使用小延迟缺陷模型对动态桥接故障向量进行故障仿真。例如，为对桥接慢升（BSR）故障进行故障分级，在受害节点上添加慢升小延迟缺陷。此步骤过滤掉未沿最小时序余量路径检测到的动态桥接故障。保留沿经过受害节点的最小时序余量路径检测桥接故障的向量。未沿最小时序余量路径检测到的桥接节点对进入第 3 步。

3. 对于第 2 步获得的桥接节点对，生成在受害节点上检测小延迟故障的目标向量，并在攻击节点上施加适当的 ATPG 约束以触发桥接缺陷。该方法确保生成的向量能够影响尽可能小的时序余量路径，以更好地筛选高阻桥接故障。举例说明，如果桥接慢升（BSR）故障未沿经过受害节点的最小时序余量路径被检测到，则将在受害节点上添加慢升（STR）小延迟故障、攻击节点约束为 '0' 来检测该 BSR 故障。该方法确保桥接被激活且故障效应沿经过受害节点的最小时序余量路径传播，以检测高阻桥接缺陷。

第 2 步和第 3 步获得的向量集构成了可用于有效筛选硅片上动态桥接延迟缺陷的向量集。图 4 展示了生成高质量时序驱动桥接向量的提出流程。

图4：时序驱动的高阻桥接故障测试生成流程

流程说明： - SDF、寄生参数、SDC、例外 → PrimeTime 生成节点时序余量 - Star-RCXT 提取桥接对 → TetraMAX ATPG 使用动态桥接故障模型 - 生成的桥接向量 + 节点时序余量 → 基于时序的故障分级 - 沿最短路径检测到的故障向量 → 保留/丢弃 - 未沿最短路径检测到的故障 → 等效 ATPG 约束 - TetraMAX ATPG 使用小延迟故障模型 → 沿最小时序余量路径检测故障的向量 - 合并为时序驱动的桥接向量集

5.0 实验结果

该方法学已部署用于生成 Texas Instruments India 最近设计的一款约 450 万门 SoC（design-A）的动态向量。

设计中所有引脚的时序余量数据通过静态时序分析 STA工具（Synopsys PrimeTime）获得。同时，高阻桥接可耦合节点从 Star-RCXT 电容提取工具获得，这些节点对产生了 14036 个有效的高阻桥接故障。

使用商用 ATPG 工具（Synopsys TetraMAX）执行动态桥接向量生成，获得了 62.71% 的覆盖率，代价是 29 个 DBIST 区间（intervals）。为了验证这些向量的质量，对动态桥接故障模型检测到的 7628 个 DS（Detected by Simulation）故障进行了进一步分析，在受害节点上添加了相应的延迟缺陷。接着使用上述生成的 DBIST 向量对添加的受害节点故障进行故障分级。

控制小延迟缺陷故障模型中偏离最小时序余量路径的参数是 max_delta_per_fault。当故障被检测到时序余量等于或小于该参数时，该故障被归入 DS 类别并从后续仿真中丢弃。相反，如果检测到的故障时序余量超过最小时序余量超过该参数，该故障进入跳变部分检测（TP）类别。TP 类别故障继续被仿真，希望获得更好的测试向量。另一个控制参数 max_tmgn 决定故障被作为目标的标准。时序余量小于 max_tmgn 的故障在测试生成中被作为目标。为覆盖整个故障列表，max_tmgn 参数取为无穷大。

将 max_delta_per_fault 参数设为 0，故障分级后获得的 DS 和 TP 故障数量分别为 1320 和 4175。为沿最小时序余量路径检测上述 4175 个 TP 故障，进一步分析它们并对其对应的 4256 个高阻桥接缺陷进行约束 ATPG 机制。此处，对应 TP 故障的桥接缺陷通过 PERL 脚本获得，该脚本以每个 TP 故障及其受害节点上的类型为输入，生成所有可能的桥接耦合对。例如，对应故障位置 A 的慢升（STR）TP 故障的可能桥接耦合对，将是所有故障类型为桥接慢升（BSR）且受害节点为 A 的耦合节点。

design-A 的实验结果在下表中展示，分别取 max_delta_per_fault 为 0 和 0.5。

表 1 —— ATPG 结果：

项目数值
Bridge Node Pairs14036
DBIST Dynamic Bridge Intervals29
DS faults detected by Bridge Fault Model7628
Fault-simulation of Bridge Patterns
max_delta_per_fault = 0max_delta_per_fault = 0.5
DS faults: 1320DS faults: 3156
TP faults: 4175TP faults: 2339
Constraint ATPG for faults detected through short paths
max_delta_per_fault = 0max_delta_per_fault = 0.5
Bridge-Node Pairs: 4256Bridge-node pairs: 2361
Pattern Count: 96Pattern Count: 221
Test coverage: 2.26%Test coverage: 9.36%

在上述生成的 29 个 DBIST 区间中，第 28 个 DBIST 区间因未能满足最小时序余量路径标准被从向量列表中删除，其余保留。因此，剩余的 28 个 DBIST 区间和 221 个约束 ATPG 向量（采用 max_delta_per_fault 为 0.5）构成了最终高质量的时序驱动高阻桥接向量集。该方法获得的向量集已被添加到测试仪上的向量套件中，我们正在等待结果。

6.0 结论

本文介绍了一种新颖的时序驱动 ATPG 自动测试向量生成技术，以深亚微米设计中的长路径为目标检测高阻桥接故障。考虑到其他现有测试方法学除非对设计流程和工作条件的影响最小，否则很少被接受，从设计者和测试工程师的角度来看，该方法是一种演进。借助该方法学，DFT 和测试工程师将能够在非常大的设计上以合理的性能、成本和无需额外的测试仪要求或良率损失来生成时序驱动的高阻桥接故障向量。

7.0 参考文献

[1] International Technology Roadmap for Semiconductors 2001, http://public.itrs.net.
[2] K. Baker, et al., "Defect-Based Delay Testing of Resistive Vias-Contacts," Proc. IEEE ITC, Sept. 1999, pp. 467-476.
[3] M. A. Breuer, C. Gleason, and S. Gupta, "New Validation and Test Problems for High Performance Deep Sub-Micron VLSI Circuits," Tutorial Notes, IEEE VTS, April 1997.
[4] S. Natarajan, M.A. Breuer and S.K. Gupta, "Process Variations and Their Impact on Circuit Operation," Proc. IEEE DFT, 1998, pp. 73-81.
[5] K.-T. Cheng, S. Dey, M. Rodgers and K. Roy, "Test Challenges for Deep Sub-Micron Technologies," DAC, 2000, pp.142-149.
[6] C. Pyron, et al., "DFT Advances in the Motorola's MPC7400," Proc. IEEE ITC, 1999, pp. 137-146.
[7] C. F. Hawkins, J. M. Soden, A. W. Righter, and F. J. Ferguson, "Defect classes -- an overdue paradigm for CMOS IC testing," Proc. ITC, 1994, pp. 413-425.
[8] R.C. Aitken, "Nanometer technology effects on fault models for IC testing," IEEE Computer, vol. 32, no. 11, Nov. 1999, pp. 46-51.
[9] H. Hao and E.J. McCluskey, "Resistive shorts within CMOS gates," ITC, 1991, pp. 292-301.
[10] M. Renovell, P. Huc, and Y. Bertrand, "CMOS bridge fault modeling," VTS, 1994, pp. 392-397.
[11] Synopsys Inc., TetraMAX User Guide, Version X-2005.09, September 2005.
[12] Y. Shao, I. Pomeranz, and S.M. Reddy, "On Generating High Quality Tests for Transition Faults," Proc. ATS, 2002, pp.1-8.
[13] K. Yang, K.T. Cheng, and L.C. Wang, "TranGen: A SAT-Based ATPG for Path-Oriented Transition Faults," Proc. ASP-DAC, 2004.
[14] W. Zou, W. Cheng and S. M. Reddy, "Bridge Defect Diagnosis with Physical Information," Proc. 14th Asian Test Symposium, Dec 2005, pp. 248-253.
[15] Don Shaw, "Accurate CMOS Bridge Fault Modeling With Neural Network-Based VHDL Saboteurs," ICCAD 2001, pp. 531-536.
[16] V. R. Sar-Dessai, D. M. H. Walker, "Accurate fault modeling and fault simulation of resistive bridges," Proc. DFT, 1998, pp. 102-107.
[17] V. R. Sar-Dessai, D. M. H. Walker, "Resistive bridging fault modeling, simulation and test generation," Proc. ITC, 1999, pp.596-605.
[18] T. Maeda and K. Kinoshita, "Precise Test Generation for Resistive Bridging Faults of CMOS Combinational Circuits," Proc. ITC, 2000, pp. 510-519.
[19] K. Baker, et al., "Defect-based delay testing of resistive via contacts," Proc. ITC, 1999, pp. 467-476.
[20] S. Chakravarty, S. Mandava, S. Kundu, "On detecting bridges causing timing failures," Proc. ICCD, 1999, pp. 400-406.
[21] S. Chakravarty and A. Jain, "Fault models for speed failures caused by bridges and opens," Proc. VTS, 2002, pp. 373-378.
[22] P. Nigh and A. Gattiker, "Test Method Evaluation Experiments & Data," ITC, Oct. 2000.
[23] H. Hao and E.J. McCluskey, "Very-low-voltage testing for weak CMOS logic ICs," Proc. ITC'93, pp. 275-284, 1993.
[24] R. Foster, "Why Consider Screening, Burn-In and 100-Percent Testing for Commercial Devices?," IEEE Trans. Manufacturing Technology, vol. 5, no. 3, pp. 52-58, 1976.
[25] B. Kruseman, A. K. Majhi, G. Gronthoud and S. Eichenberger, "On hazard-free patterns for fine-delay fault testing," Proc. ITC'04, pp. 213-222, 2004.

图片索引

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- 图 1：动态桥接故障检测波形（第 5 页） - 图 2：时序相关失效的额外电路延迟分布（第 6 页） - 图 3：通过 4 位纹波进位加法器的不同桥接测试路径（第 6 页） - 图 4：时序驱动的高阻桥接故障测试生成流程（第 8-9 页）