ICC中影响功耗的布局问题

ICC中影响功耗的布局问题

作者: Bharat Krishna (Intel Corporation, Santa Clara, CA), Nancy Khoury (Syracuse University, Syracuse, NY)

---

摘要

随着半导体技术缩小到纳米级，功耗消耗和耗散显著增加。因此，功耗已成为所有类型系统的主要设计约束。在本文中，我们提出了一种简单优雅的方法来识别对功耗耗散有影响的不良布局 Placement。当出现一些拥塞问题时发现了这种影响。在进行一些分析以确定拥塞原因后，我们发现拥塞的原因之一是由于单元的次优布局。由于这种不良布局，需要更长的走线来进行布线，这导致了拥塞 Congestion。在本文中，我们展示了更长的互连不仅导致拥塞，还导致更高的功耗耗散。所提出的方法学被用于识别多个芯片组和微处理器设计中的布局问题，这些设计使用Physical Compiler（PC）以及最近的IC Compiler（ICC）进行物理综合。我们的方法识别出的布局问题显示功耗浪费约0.5%。尽管这不是一个非常显著的数字，但这种改善是零成本获得的。注意，这一结果不包括任何其他功耗降低方法，如电压降低和频率优化（如门极尺寸调整和时钟门控 Clock Gating）。

---

图片索引

本文共2张图片，存放于 _images/ 目录。