使用IC Compiler收敛最后几皮秒：65nm案例研究

使用IC Compiler收敛最后几皮秒：65nm案例研究

作者: Sarita Baswant, Umesh Patel, LSI Corporation

---

摘要

时序收敛 Timing Closure是高性能复杂SoC 系统级芯片最具挑战性的投片 Tape-Out目标之一。物理设计工程师为在模块和全芯片级别上收敛时序而彻夜不眠。代工厂处理多种工艺角下时序的要求使挑战更加复杂。对于65nm等低于90nm的工艺节点，时序收敛问题进一步加剧。本文提供了使用IC Compiler进行时序收敛的案例研究，重点关注最后几皮秒的收敛技术。

---

1 引言

在65nm工艺节点，工艺变异、IR Drop 电压降、串扰等因素使得时序收敛变得异常困难。本文讨论了在LSI的实际65nm设计中使用IC Compiler收敛时序的技术。

2 时序收敛策略

- 多工艺角时序优化 - 保持时间修复 - 建立时间优化 - 时钟树精调

3 ECO流程

使用IC Compiler和PrimeTime之间的紧密集成进行时序ECO 工程变更指令。

4 结果

展示了在实际65nm设计中收敛最后几皮秒的成功方法。

---

图片索引

本文共6张图片，存放于 _images/ 目录。