OpenVera/RVM到SystemVerilog/VMM的转换：如何避免'千刀万剐'

OpenVera/RVM到SystemVerilog/VMM的转换

作者: Venkata Chintapalli, Dan Steinberg, Integrated Device Technology

---

摘要

SystemVerilog（SV）已成为验证复杂数字逻辑的领先硬件验证语言（HVL）。在SV之上是流行的VMM 验证方法学手册（Verification Methodology Manual），它包含方法学指南和一个类库，以简化和标准化验证基础设施的创建。鉴于SV的吸引力，将使用其他HVL编写的现有测试平台移植到SV的愿望是可以理解的。由于SV中大部分测试平台特性是从OpenVera（OV）语言贡献而来的，并且VMM基于早期的RVM 参考验证方法学（Reference Verification Methodology），表面上看将环境从OV/RVM移植到SV/VMM似乎是一项简单的工作。在本文中，我们尝试使用经过验证的测试平台和RTL 寄存器传输级代码作为起点来测试这一假设。

尽管OV和SV相似，但我们很快发现存在大量的语法差异，因此产生了"千刀万剐"的感觉。为了此次实践的目的，并以帮助类似情况下的其他人为目标，我们开发了...

---

图片索引

本文图片数为0。