结合SystemVerilog和SystemC验证下一代家庭网络芯片
结合SystemVerilog和SystemC验证下一代家庭网络芯片
作者: Ritero Chi, Ho-Ming Leung, Alex Li, Entropic Communications, San Jose, CA
摘要
本文介绍了如何将SystemVerilog和SystemC结合到现有的验证环境中以支持下一代家庭网络芯片的验证。简要描述了待测设计的性质、整体验证方法学以及在采用和实现过程中遇到的挑战。还介绍了如何将算法模型派生为SystemC模型，用作架构模型、软件开发模型和验证模型的一些基本考虑，从而最小化开发人力并确保所有模型之间的一致性。然后描述了如何将SystemC模型集成到验证环境中，用于细粒度的交叉检查和测试用例生成的灵活性；以及如何复用现有的处理器BFM 总线功能模型并将其连接到基于SV/VMM 验证方法学手册的测试生成器。对于读者的适用性，提供了在使用TLI进行时序SystemC模型中的激励驱动和数据日志记录的指导方针，以及基于SystemVerilog结构的数据抽象和可配置智能队列数组的使用示例。
1.0 引言
下一代家庭网络芯片的验证面临独特的挑战：需要在多个层次上进行验证，包括算法模型、RTL模型和门级模型。传统方法通常需要在不同抽象级别维护多个独立的模型，导致不一致和额外的开发工作。
2.0 构建SystemC模型
SystemC模型从算法模型派生而来，确保与黄金参考模型的一致性。关键构建原则包括： - 保持与算法模型的接口兼容 - 支持时序和非时序模式 - 通过TLI 事务级接口进行激励驱动和数据日志记录
3.0 集成到验证环境
SystemC模型通过以下方式集成到验证环境中： - 与基于VMM的SystemVerilog测试平台连接 - 使用interface实现现有BFM与新测试生成器的连接 - 通过Scoreboard 记分板进行SystemC模型与RTL的交叉检查 - 使用抽象数据存储（基于SystemVerilog的智能队列）沿DUT数据通路的多个探测点
4.0 结果
该方法在实际家庭网络芯片项目中的应用取得了以下成果： - 算法模型、架构模型、验证模型之间的一致性得到保证 - 通过复用BFM减少了验证开发时间 - 数据抽象和智能队列方法提高了调试效率
图片索引
本文图片数为0（原文提取无图片）。