实现 SoC 高测试覆盖率的策略

实现 SoC 高测试覆盖率的策略

会议: SNUG Singapore 2008 作者: Nor Azura Zakaria, MIMOS BERHAD, Malaysia 页数: 23

---

摘要

在复杂的 SoC 系统级芯片 设计中，实现高测试覆盖率 Test Coverage对于确保产品质量至关重要。然而，由于设计复杂度、多种 IP 核集成、混合信号内容以及测试引脚限制等因素，在 SoC 中实现全面的测试覆盖面临着诸多挑战。

本文介绍了 MIMOS 团队在 SoC 设计中实现高测试覆盖率的策略。涵盖了各种 DFT 可测试性设计 技术的系统化应用，包括：(1) 全面的扫描插入策略，处理设计中各种类型的触发器和锁存器；(2) 针对设计中的不同时钟域采用多种ATPG 自动测试向量生成故障模型；(3) 存储器 BIST 内建自测试的集成以覆盖嵌入式存储器；(4) 边界扫描（JTAG/IEEE 1149.1）的集成用于板级测试；(5) 处理测试覆盖率瓶颈（如不可控/不可观测节点）的实用技术。

本文提供了详细的覆盖率分析数据和针对实际项目的优化策略。

---

图片索引

共 26 张图片，存放于 _images/ 目录。涵盖 DFT 策略流程图、扫描链架构、覆盖率报告和数据分析图表等。