DFT MAX扫描压缩流程实践经验

SNUG Taiwan 2008 2008 6 页

DFT MAX扫描压缩流程实践经验

作者: Jih-Nung Lee, Shuo-Fen Kuo, Chih-Hung Wu, Chi-Feng Wu, Shih-Arn Hwang, Realtek Semiconductor Corp., 台湾新竹

摘要

随着芯片尺寸和设计复杂度的不断增长，需要越来越多的结构性测试。测试数据量和测试时间的增加带来了显著的生产测试成本。此外，还需要考虑高速延迟测试以保证深亚微米及以下工艺设计的高质量。本文介绍了我们在扫描压缩流程中的实践经验。通过采用Synopsys DFT MAX解决方案，自动插入了片上解压缩器和未知容忍型压缩器来执行测试激励压缩和测试响应压缩。Synopsys Galaxy设计平台还提供了用于层次化自适应扫描综合和物理实现的集成解决方案。为了以更高速度测试芯片，我们提出了沿压缩逻辑约束时序路径的方法。此外，还提出了一种自动化顶层ATPG 自动测试向量生成流程，用于为层次化扫描设计生成测试向量。实验结果表明，DFT MAX自适应扫描技术可以实现高测试压缩率并提供可观的测试成本降低。

1 引言

随着SoC 系统级芯片时代门数和复杂度的不断增加，测试已成为一个众所周知的挑战[1, 2]。

为了高效测试芯片，基于扫描的设计和基于结构的测试向量生成过程被广泛应用。除了基于固定型故障的测试外，还开发了新的故障模型和测试方法来维持在先进工艺节点下的芯片质量，这些节点可能受到新的失效模式、工艺变化和可制造性挑战的影响[3-6]。由于更大的设计规模和现代故障模型，结构性测试的需求不断增长，从而带来了越来越多的测试数据量。不幸的是，自动测试设备 ATE的存储和带宽是有限的。由于ATE的测试通道有限和时钟频率受限，测试时间和测试成本变得越来越重要。

为了克服这些挑战，已经开发了测试压缩技术来减少测试数据量和测试施加时间。同时，测试质量水平和覆盖率应保持不变。一种有效的方法是使用片上硬件执行测试激励压缩和测试响应压缩[7]。

通常，测试数据本身具有高度可压缩性。在自动测试向量生成（ATPG 自动测试向量生成）过程中，测试向量中只有1%到5%的位是确定指定位。其余位用随机值填充。测试激励压缩是以信息无损的方式压缩具有未指定位的确定性测试向量。解压缩后，所有确定指定位必须匹配以保持原始测试向量的故障覆盖率。压缩方法可分为三类。基于编码的方案使用数据压缩编码对测试向量进行编码。基于线性解压缩的方案使用线性运算（包括线性反馈移位寄存器和异或网络）对数据进行解压缩。基于广播扫描的方案基于将相同值广播到多个扫描链 Scan Chain[7-10]。

为了减少测试响应量，已经开发了许多不同的压缩技术[7, 9, 11, 12]。与无损测试激励压缩相比，测试响应压缩可以是有损的。空间压缩是最流行的方案之一，它包括一个组合电路，将待测设计的m位输出压缩为n位输出，其中m > n。异或网络通常用于因其良好的错误传播能力。时间压缩方案使用时序逻辑将测试响应压缩为小的特征值。此外，还提出了混合时间和空间压缩方法[12]。

输出响应压缩的一个更具挑战性的问题是处理未知（非确定性）值（通常称为X值）。未知值的掩蔽效应可能损坏压缩后的特征值并降低故障检测能力[13]。已经开发了许多方法来降低未知值引起的影响。X阻断或X限制是修改设计并消除任何未知源。可以使用ATPG赋值来避免X值传播的X阻断方法。X压缩是一种容忍X值的响应技术，通过XOR矩阵降低X效应和混淆的概率[14]。X掩蔽技术是在响应压缩器之前屏蔽掉未知值[7, 9, 15, 16]。掩码控制数据必须存储为压缩格式并通过片上解压缩器解压缩。然而，由于掩码控制序列和补偿被掩码确定指定位的覆盖率损失，可能需要更多的测试向量。

2 自适应扫描技术

Synopsys DFT MAX是一种扫描压缩综合和压缩解决方案，可提供10-100倍的测试数据和测试时间压缩。图1展示了其自适应扫描技术。解压缩器和压缩器是纯组合设计，因此面积和时序开销较低。此外，还提供了一个压缩使能信号来激活压缩方案或绕过压缩逻辑进入常规扫描链。

图1：DFT MAX - 自适应扫描技术

自适应扫描技术采用基于广播扫描的激励压缩方案。它将相同的值广播到多个扫描链，并同时用于随机和确定性测试向量。此外，解压缩器设计增强为动态可重构架构，减少了Illinois扫描的扫描单元依赖性。如图2所示，多路复用器网络由选择信号控制，并按每个移位周期进行重新配置。这使得能够以较低的面积开销实现非常大量的扫描配置。

图2：自适应扫描的解压缩器架构

空间压缩器用于自适应扫描技术中的测试响应压缩。此外，压缩器改进了传统的XOR网络为XOR矩阵架构，以减少未知掩蔽和故障混淆效应。为了处理更大量的未知源，DFT MAX提供了一个选项来启用X容忍压缩器，如图3所示。它可以屏蔽掉任何包含未知值的扫描输出并减少覆盖率损失问题。注意，掩码解码器的控制信号与一个扫描通道和内部扫描信号共享。因此，不需要额外的测试引脚。

图3：自适应扫描的未知容忍型压缩器

3 DFT MAX实现流程

Synopsys Galaxy设计平台是一个用于数字IC实现的集成化全面解决方案。它包含用于RTL和测试综合的Design Compiler、用于物理设计的IC Compiler，以及用于确保设计时序、功耗、信号完整性、故障覆盖率和物理验证的签核引擎。图4展示了Galaxy设计平台中的DFT MAX实现流程。首先，Design Compiler将完成一遍扫描综合和测试压缩综合，同时进行时序、面积、功耗和可测试性优化。然后，TetraMAX ATPG将执行测试设计规则检查（DRC）以保证设计测试质量。物理实现后，PrimeTime负责时序分析和功耗签核。最后，TetraMAX ATPG将使用给定的故障模型和布局后时序及物理数据库生成压缩的扫描向量用于生产测试。

图4：DFT MAX实现流程

3.1 层次化自适应扫描综合流程

为了完成大规模设计的自适应扫描综合，需要某种程度的抽象。因此，提出了层次化自适应扫描综合（HASS）流程，将扫描网表的DFT 可测试性设计信息与时序和布局信息一起抽象为测试模型。它显著减少了自适应扫描综合和设计规则检查的内存使用和运行时间，并能够快速实现数百万门设计的层次化测试实现。

图5：层次化自适应扫描综合（HASS） 图6：层次化自适应扫描综合（HASS）混合流程

在HASS流程中，DFT MAX在子模块级插入扫描链时自动生成测试模型。通过使用子模块的测试模型而不是完整的门级网表，DFT MAX可以在顶层有效执行扫描综合、测试集成和设计规则检查。图5给出了使用HASS流程的设计示例。此外，还提出了HASS混合流程，在子模块已包含压缩逻辑的情况下在顶层添加压缩逻辑，如图6所示。

3.2 未知值识别与阻断

如上所述，未知状态（X）影响测试响应预测，X引起的掩蔽效应导致故障覆盖率损失。通常，ATPG未知源包括：非扫描单元、非透明锁存器、存储器、模拟模块、不可控的初级输入（PI）、总线竞争、组合反馈回路、ATPG黑盒以及高速延迟测试的时序例外路径。注意，DFT MAX的TetraMAX ATPG可以将其识别为R14设计规则检查（DRC）违规。

通过片上X容忍压缩器，TetraMAX ATPG可以屏蔽掉任何包含X值的扫描输出。但这需要更多用于掩码控制和故障掩蔽效应的向量，并降低扫描压缩率。因此，如果时序和面积开销可以接受，我们建议插入额外的DFT电路来绕过未知源以提高压缩率。图7显示了存储器旁路电路的示例。

图7：扫描测试旁路电路

3.3 物理感知扫描重排序

为了减少线长并最小化整体布线拥塞，Synopsys Galaxy设计平台提供了一个集成的物理感知扫描链优化解决方案。自适应扫描综合后，详细的扫描链信息（称为SCANDEF）可以由DFT MAX写出。使用SCANDEF文件，IC Compiler可以基于每个扫描触发器的触发沿、移位寄存器、扫描时钟和扫描链属性执行进一步的拓扑优化，包括扫描链重排序和重新分区。然而，减少的线长可能影响扫描移位路径的保持时间检查。

3.4 时序约束

图8展示了自适应扫描设计的时序路径。除寄存器到寄存器路径外，路径组1表示从扫描输入到寄存器的路径，路径组2表示从寄存器到扫描输出的路径，路径组3表示从扫描输入通过掩码控制解码器和X容忍压缩器到扫描输出的路径。注意，在传统扫描设计中，不存在属于组3的时序路径。

图8：自适应扫描设计的时序路径

由于未知容忍压缩器的组合架构，在扫描移位周期开始时到达的压缩掩码控制数据必须在同一测试周期内掩蔽或绕过来自内部扫描链的数据（这些数据将由ATE进行比较）。这些组3中的时序路径通常包含多个逻辑门和高扇出网络。为了以更高速度测试芯片，我们建议通过扫描测试模式静态时序分析 STA和优化来适当约束这些路径。图9给出了STA时序约束文件的示例。注意，组3中的时序路径应快于5 ns。

图9：自适应扫描设计的时序约束

对于顶层时序约束，应考虑测试模式设计、输入/输出焊盘和ATE线载的时序延迟。如图10所示，路径组1.a和2.a代表ATE信号延迟和线载，组3.a中的时序路径包含输入焊盘、测试模式设计、解压缩器、X容忍压缩器和输出焊盘。

图10：自适应扫描设计的顶层时序路径

基于典型扫描测试流程，图11展示了建议的顶层时序约束。测试周期为50 ns，扫描时钟在每个周期中脉冲10 ns。压缩扫描数据在测试周期开始时通过输入虚拟时钟（VCLK IN）传送，ATE在18 ns时比较扫描输出值（VCLK OUT），如图12所示。注意，时序约束文件中的输入和输出延迟代表ATE的建模时序延迟。

图11：自适应扫描设计的顶层时序约束 图12：顶层时序约束的时钟波形

根据图11中的时序约束，组3.a中的路径应快于11 ns，组1.b和2.b中的路径必须分别快于18 ns和43 ns。注意，前述时序约束只是一个示例，可以根据芯片时序、ATE环境和DFT约束进行优化。

3.5 顶层TetraMAX ATPG流程

提出了一个顶层ATPG流程，用于自动生成层次化自适应扫描设计的扫描向量。图13展示了详细流程。在通过TetraMAX或DFT Compiler提取扫描核心后，使用一个名为spfgen.pl的Perl工具从现有的顶层内部模式测试协议文件和核心级压缩模式测试协议文件生成顶层压缩模式测试协议文件。最后，TetraMAX ATPG使用给定的故障模型派生ATPG测试向量。注意，建议的流程也支持通过HASS或HASS混合流程实现的设计。

图13：顶层TetraMAX ATPG流程

4 实验结果

两个深亚微米高集成度多媒体SoC 系统级芯片已使用DFT MAX扫描压缩流程实现。这两个芯片都已在晶圆分选测试仪上使用压缩测试向量进行了验证。

第一个多媒体SoC是一个345万门的设计，包含约608K个扫描触发器和11个核心。我们基于设计和ATE约束设计了4个扫描测试模式、27个扫描通道和9个扫描时钟。图14显示了该芯片的自适应扫描架构。通过层次化自适应扫描综合和顶层ATPG流程，我们可以集成自适应扫描核心并快速生成测试向量。

图14：设计1的自适应扫描架构

图15展示了每个扫描测试模式的固定型故障TetraMAX ATPG结果。对于扫描测试模式2，压缩率达到37倍以上，测试覆盖率为99.1%，测试向量为30929个。使用DFT MAX解决方案，总扫描测试时间减少了36.6秒，变为1.36秒，表明测试施加时间的整体压缩率为28倍。对于测试数据量减少，节省了10974.5百万个存储单元。这不仅延长了存储和通道有限的低成本测试仪的寿命，而且有助于应用更多的结构性测试来提高测试质量。

图15：设计1的ATPG结果

第二个多媒体SoC包含340万门，包括635K个扫描触发器和11个核心。实现了3个扫描测试模式、32个扫描通道和8个扫描时钟。如图16所示，采用层次化自适应扫描综合混合流程来集成扫描核心并在顶层插入压缩逻辑。为进一步提高压缩性能并减少扫描测试时间，还应用了未知阻断和扫描模式时序优化。

图16：设计2的自适应扫描架构

ATPG结果显示，DFT MAX解决方案在扫描测试模式2中提供了超过56倍的压缩率和99.2%的测试覆盖率，如图17所示。总节省的测试时间和测试数据量分别可达48.3秒和10250.5百万。这大大降低了测试成本并加快了生产测试吞吐量。

图17：设计2的ATPG结果

5 结论

我们展示了在Synopsys扫描压缩流程中的实践经验以及提出的未知阻断、时序约束和顶层ATPG流程。为了执行测试激励压缩和测试响应压缩，片上解压缩器和未知容忍压缩器被自动插入到我们的芯片中。实验结果表明，经过硅验证的解决方案——DFT MAX自适应扫描技术——可以在极低的面积和时序开销下提供可观的测试时间和测试数据量减少。通过建议的未知阻断和扫描测试模式时序约束，可以实现更高的扫描压缩率。它使纳米级设计的高速延迟测试和先进的结构性测试成为可能，并延长了存储和通道有限的低成本测试仪的使用寿命。

此外，DFT MAX透明地集成在Design Compiler和Galaxy设计平台中。层次化自适应扫描综合方法为快速DFT实现和集成提供了灵活易用的流程，优于传统测试综合流程。在Galaxy设计平台中，设计可以在面积、布线、时序、功耗以及物理和测试约束方面得到高效优化。

参考文献

[1] M. A. Breuer, C. Gleason, and S. Gupta, "New validation and test problems for high performance deep sub-micron VLSI circuits", in Tutorial Notes, Proc. IEEE VLSI Test Symp. (VTS), 1997.
[2] K. Baker, G. Gronthoud, M. Lousberg, I. Schanstra, and C. Hawkins, "Defect-based delay testing of resistive vias-contacts, a critical evaluation", in Proc. Int. Test Conf. (ITC), 1999, pp. 467-476.
[3] Robert C. Aitken, "Nanometer technology effects on fault models for IC testing", in IEEE Computer, 1999, pp. 46-51.
[4] J.-J. Liou, A. Krstic, Y. M. Jiang, and K.-T. Cheng, "Modeling, testing, and analysis for delay defects and noise effects in deep submicron devices", in IEEE Trans. Computer-Aided Design of Integrated Circuits and Systems, 2003, pp. 756-769.
[5] T. M. Mak, A. Krstic, K.-T. Cheng, and Li-C. Wang, "New challenges in delay testing of nanometer, multigigahertz designs", in IEEE Design and Test of Computers, 2004, pp. 241-247.
[6] K.-T. Cheng, S. Dey, M. Rodgers, and K. Roy, "Test challenges for deep sub-micron technologies", in Proc. IEEE/ACM Design Automation Conf. (DAC), 2000.
[7] Laung-Terng Wang, Cheng-Wen Wu, and Xiaoqing Wen, VLSI Test Principles and Architectures, Morgan Kaufmann Publishers, San Francisco, USA, 2006.
[8] Frank F. Hsu, Kenneth M. Butler, and Janak H. Patel, "A case study on the implementation of the illinois scan architecture", in Proc. Int. Test Conf. (ITC), 2001.
[9] Janusz Rajski, Jerzy Tyszer, Mark Kassab, et al., "Embedded deterministic test for low cost manufacturing test", in Proc. Int. Test Conf. (ITC), 2002.
[10] Nodari Sitchinava, Samitha Samaranayake, Rohit Kapur, et al., "Changing the scan enable during shift", in Proc. IEEE VLSI Test Symp. (VTS), 2004.
[11] Peter Wohl and Leendert Huisman, "Analysis and design of optimal combinational compactors", in Proc. IEEE VLSI Test Symp. (VTS), 2003.
[12] J. Rajski, J. Tyszer, G. Mrugalski, et al., "X-press compactor for 1000x reduction of test data", in Proc. Int. Test Conf. (ITC), 2006.
[13] Mango C.-T. Chao, Kwang-Ting Cheng, Seongmoon Wang, et al., "Unknown-tolerance analysis and test-quality control for test response compaction using space compactors", in Proc. IEEE/ACM Design Automation Conf. (DAC), 2006.
[14] Subhasish Mitra and Kee Sup Kim, "X-compact an efficient response compaction technique for test cost reduction", in Proc. Int. Test Conf. (ITC), 2002.
[15] Grzegorz Mrugalski, Janusz Rajski, and Jerzy Tyszer, "Test response compactor with programmable selector", in Proc. IEEE/ACM Design Automation Conf. (DAC), 2006.
[16] P. Wohl, J.A. Waicukauski, and S. Ramnath, "Fully x-tolerant combinational scan compression", in Proc. Int. Test Conf. (ITC), 2007.

图片索引

本文共17张图片，存放于 _images/ 目录。

图列表： - 图1：DFT MAX - 自适应扫描技术 - 图2：自适应扫描的解压缩器架构 - 图3：自适应扫描的未知容忍型压缩器 - 图4：DFT MAX实现流程 - 图5：层次化自适应扫描综合（HASS） - 图6：层次化自适应扫描综合（HASS）混合流程 - 图7：扫描测试旁路电路 - 图8：自适应扫描设计的时序路径 - 图9：自适应扫描设计的时序约束 - 图10：自适应扫描设计的顶层时序路径 - 图11：自适应扫描设计的顶层时序约束 - 图12：顶层时序约束的时钟波形 - 图13：顶层TetraMAX ATPG流程 - 图14：设计1的自适应扫描架构 - 图15：设计1的ATPG结果 - 图16：设计2的自适应扫描架构 - 图17：设计2的ATPG结果