FPGA中的SoC仿真

FPGA 中的 SoC 仿真

会议: SNUG San Jose 2009 作者: David Abada (Amicus Wireless Technology Inc.) 页数: 14 源文件: SNUG_2009_SanJose_Abada_Amicus_smug09_paper.pdf

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摘要

将 SoC 系统级芯片 设计映射到 FPGA 现场可编程门阵列 上进行仿真和原型验证是加速验证周期和使能早期软件开发的关键方法。本文基于 Amicus Wireless Technology 的实践经验，介绍了使用 Synopsys 工具链（包括 Synplify 和 HAPS）将无线通信 SoC 映射到 FPGA 平台的完整流程。

关键讨论内容包括：设计分区策略以适配 FPGA 容量限制、时钟方案（包括 PLL 和门控时钟处理）、存储器映射（SRAM/DRAM 替换为 FPGA Block RAM）、调试基础设施（内嵌逻辑分析仪）、以及 FPGA 仿真与 RTL 仿真之间的覆盖率关联。与纯软件 RTL 仿真相比，FPGA 仿真可提供 10-100X 的速度提升，使得运行完整的通信协议栈软件成为可能。