HSIM电迁移分析在Rambus高速FlexIO接口单元中的集成流程
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- 1. **Rambus高速FlexIO接口单元HSIM电迁移分析集成流程**
- 2. SNUG 2009 - HSIM EM分析在Rambus高速FlexIO接口单元中的集成流程
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HSIM电迁移分析在Rambus高速FlexIO接口单元中的集成流程
会议: SNUG San Jose 2009
作者: Jason Wei, Vijay Gadde, Ingrid Huang, Chanh Tran (Rambus Inc.), Sumit Vishwakarma (Synopsys)
页数: 23
源文件: SNUG_2009_SanJose_Poppen_HSIM_analysis_Integration_flow_for_Rambus_high_speed_paper.pdf
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Rambus高速FlexIO接口单元HSIM电迁移分析集成流程
Jason Wei, Vijay Gadde, Ingrid Huang, Chanh Tran Rambus Inc. Los Altos, USA
Sumit Vishwakarma Synopsys Mountain View, CA
摘要
在HDTV、游戏机和数据中心服务器等需要高带宽和低延迟的应用中，有线通信对高数据速率的需求一直在增长。Rambus FlexIO为此类应用提供窄高速接口，每差分对高达5Gbps。
在亚微米技术代中，融合模拟、数字和高速I/O的混合信号芯片设计变得越来越具有挑战性。主要挑战之一是在电源和功能不断增加而器件尺寸不断缩小的复杂设计环境中获得精确的动态信号电迁移 EM分析。
本文展示了如何将HSIM FastSPICE纳入Rambus设计流程以进行EM分析。首先，概述了Rambus FlexIO高速芯片到芯片接口，然后是TSMC 40nm技术节点的器件模型验证。接着展示了自底向上的设计流程，包括高速时钟路径和模拟模块。最后讨论了后版图EM分析的HSIM FastSPICE设置。
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目录
1. 引言 ......................................................................................................................... 4 2. FLEX-IO概述 ......................................................................................................... 4 3. 器件模型验证 ........................................................................................................ 6 4. 设计流程 ................................................................................................................ 9 4.1 HSIM后版图EM分析流程................................................................................. 10 4.2 高速时钟路径HSIM EM仿真和结果................................................................ 11 4.3 发射器驱动器HSIM EM仿真和结果................................................................ 13 4.4 PLL HSIM仿真和结果..................................................................................... 17 5. HSIM后版图EM分析设置 .................................................................................... 22 6. 结论 ....................................................................................................................... 22 7. 参考文献 ............................................................................................................... 23
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图表目录
图1：FlexIO系统示例 图2：FlexIO版图视图 图3：电荷泵电路 图4：SPICE vs HSIM 对Icp_7 图5：SPICE vs HSIM 对Iup 图6：SPICE vs HSIM 对Idn 图7：Pmos_8饱和裕度 图8：高速时钟路径前端模块 图9：时钟波形 图10：RAGDS EM违例图版图 图11：CMOS转换器原始版图上的违例图叠加 图12：主驱动器(dTxOd) 图13：驱动器顶层 图14：带Pad Bumps的驱动器顶层版图 图15：顶层驱动器GDS中的EM违例 图16：PLL框图 图17：初始化Vc后的PLL时钟输出波形 图18：VCO内部时钟 图19：带有4个热点的PLL EM违例图 图20：VCO输出周围的违例图 图21：相位混合器输出周围的违例图
表格目录
表1：电荷泵电路的SPICE vs HSIM结果
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1. 引言
在复杂混合信号设计中，随着电源电压降低、器件尺寸不断缩小而功耗和功能持续增加，精确和动态的信号电迁移 EM分析是消费和工业市场产品成功的关键。HSIM FastSPICE提供了这种能力，并通过自底向上方法集成到Rambus设计流程中。HSIM FastSPICE的SIGRA选项计算窄信号网络中的电流密度，以确定它们对电迁移的敏感性。双向电流流动被正确考虑，结果以ASCII报告和GDSII文件的形式呈现，便于物理可视化。
在FlexIO PHY内部，所有关键模块（如电荷泵、高速时钟/数据路径、发射器驱动器、接收器和锁相环 PLL）都使用HSIM FastSPICE SigRA进行仿真，以检查EM合规性，并与HSPICE结果进行比较以验证精度。
2. FlexIO概述
FlexIO ASIC接口单元是一种用于芯片到芯片互连应用的高性能、低延迟控制器接口。它执行数据串行化和反串行化功能，通过窄高速差分信号连接到外部互连，同时为控制器逻辑提供宽片上CMOS电平信号。
图1展示了一个连接两个ASIC的FlexIO系统示例。每个FlexIO包含一个偏置模块(BX)和可变数量的8位发射器(TX)和接收器(RX)模块。每个TX和RX模块能够以每差分对高达5Gbps的速率发送和接收数据，每个TX/RX具有PLL电路以执行时钟同步和FlexPhase电路，允许任意的每引脚发送/接收数据相位，因此无需进行走线匹配。FlexIO包含各种模拟模块，如PLL、相位混合器，具有3个电源：vddA用于模拟模块，vddR用于数字模块，vddIO用于IO模块。它带来了许多设计挑战，包括信号完整性 SI、电源完整性、串扰以及动态EM分析。图2展示了FlexIO的版图视图，包含2个BX、4个TX和6个RX模块。
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3. 使用电荷泵电路进行器件模型验证
采用HSIM FastSPICE（一种FastSPICE仿真器）用于复杂技术的重要步骤之一是验证器件模型，特别是65nm以上的技术节点。TSMC器件模型在HSIM FastSPICE中的正确实现已使用电荷泵电路进行了检验。
深亚微米中模拟电路的设计具有挑战性，由于工作电压按比例缩小，往往导致更高的电流密度，从而增加了对电源噪声和工艺变化的敏感性，这会损害性能和良率。电荷泵电路要求相反极性电流之间良好匹配，需要稳定的直流电流，是PLL内部的关键模块。图3展示了一个电荷泵电路，p1/p2和n1/n2的尺寸相同，以消除上/下开关的电荷馈通。它包含标准VT器件和高VT器件，采用TSMC低k 45GS（=40nm）工艺，是验证SPICE和HSIM FastSPICE之间器件模型的良好示例。两种仿真结果均显示在表1和图4-7中，展示了5个PVT条件下的偏置电流、共模电压、器件饱和裕度和电荷泵Iup/Idn电流。
Pmos电流源IP7：
| CORNER CASE | SPICE (uA) | HSIM (uA) | 差异 |
| TT | 26.461 | 26.471 | 0.03% |
| SS | 28.297 | 28.312 | 0.05% |
| FF | 24.649 | 24.663 | 0.06% |
| SF | 24.424 | 24.439 | 0.06% |
| FS | 29.782 | 29.796 | 0.05% |
电荷泵IUP电流：
| CORNER CASE | SPICE (uA) | HSIM (uA) | 差异 |
| TT | 103.78 | 104.70 | 0.9% |
| SS | 109.33 | 110.25 | 0.8% |
| FF | 97.22 | 99.23 | 2% |
| SF | 95.99 | 97.65 | 1.7% |
| FS | 116.54 | 117.06 | 0.5% |
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Vcomp共模电压：
| CORNER CASE | SPICE (mV) | HSIM (mV) | 差异 |
| TT | 876 | 877 | 0.1% |
| SS | 949 | 950 | 0.1% |
| FF | 807 | 808 | 0.1% |
| SF | 875 | 876 | 0.1% |
| FS | 886 | 888 | 0.2% |
MP8的Pmos饱和裕度：
| CORNER CASE | SPICE (mV) | HSIM (mV) | 差异 |
| TT | 452 | 450 | 0.4% |
| SS | 201 | 199 | 1.0% |
| FF | 699 | 697 | 0.3% |
| SF | 461 | 459 | 0.4% |
| FS | 431 | 429 | 0.5% |
表1：电荷泵电路的SPICE vs HSIM结果
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以上仿真显示，在5种不同PVT条件下，HSIM FastSPICE结果相对于SPICE在偏置电流、电荷泵电流和mos饱和裕度方面的偏差均在2%以内。HSIM FastSPICE与SPICE之间的良好相关性让我们确信TSMC 40nm宏模型在HSIM FastSPICE中得到了准确支持。
SBA说明：需要注意的是，本仿真中使用的TSMC器件模型是宏模型。宏模型是指原始器件（如pmos或nmos）具有子电路描述而非".model"定义。使用宏模型时，有大量提取的器件参数需要反标到HSIM FastSPICE网表数据库中，因此我们需要使用HSIM FastSPICE结构性反标引擎来完成。在此相关性测试中被证明关键的一些设置包括：
- HSIMSBA=1（开启结构性反标） - HSIMSBAAUTOSUBMODELS=1（启用SBA宏模型的自动检测和设置） - HSIMSPICE=3（此选项精确建模和仿真每对MOSFET栅极/漏极/源极/衬底端子之间的耦合效应） - HSIMdetailbsim4=1（仅用于BSIM4模型，以良好精度提供RGATEMOD模型参数）
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4. 设计流程 - 自底向上方法
由于FlexIO是自定义硬宏，包含需要较低层级精确且详细仿真的各种模拟和高速模块，因此选择了自底向上的设计方法。首先使用SPICE仿真进行后版图晶体管级验证，采用最坏情况EM激励。这作为黄金参考。然后将相同的仿真条件应用于HSIM FastSPICE。在两个仿真之间比较EM合规性和仿真结果。
HSIM FastSPICE具有处理后版图仿真的能力，无论是来自扁平化提取的网表还是将寄生RC反标到前版图网表上。对于EM分析，使用后版图反标方法，因为它在处理具有大量寄生参数的大型电路时效率较高（详情请参考HSIMplus用户手册B-2008.09版第7章"后版图反标"）。本文排除电源网EM分析，仅关注信号网EM分析。
DSPF示例：
*|DSPF 1.3
*|NET xd0/xf0/xumf/NET10 0.000107999PF
*|I (xd0/xf0/xumf/mmn1:D xd0/xf0/xumf/mmn1 D B 0 2.45444 2.61889)
*|I (xd0/xf0/xumf/mmn2:S xd0/xf0/xumf/mmn2 S B 0 2.25889 2.61889)
*|S (xd0/xf0/xumf/NET10:1 2.35889 2.44444)
*|S (xd0/xf0/xumf/NET10:2 2.35889 2.54444)
Cg1 xd0/xf0/xumf/NET10:1 0 1.03709e-16
Cg2 xd0/xf0/xumf/mmn2:S 0 4.29013e-18
R1 xd0/xf0/xumf/NET10:1 xd0/xf0/xumf/NET10:2 0.14792 $l=0.0999999 $w=0.14 $lvl=4
R2 xd0/xf0/xumf/NET10:2 xd0/xf0/xumf/NET10:3 0.251464 $l=0.17 $w=0.14 $lvl=4
R3 xd0/xf0/xumf/NET10:2 xd0/xf0/xumf/NET10:6 76 $a=0.00359999 $lvl=204
R4 xd0/xf0/xumf/NET10:3 xd0/xf0/xumf/NET10:4 0.118336 $l=0.0799999 $w=0.14 $lvl=4
4.1 HSIM后版图动态EM流程图
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第一步是执行干净的RC寄生参数反标到前版图网表。反标中的结构性不匹配由HSIM FastSPICE SBA处理。关于HSIM FastSPICE SBA的详细信息见参考文献[2]。干净反标完成后，下一步是通过打开SigRA开关执行信号网可靠性分析。关于HSIM FastSPICE SigRA EM分析的详细信息见参考文献[3]。解释HSIM FastSPICE EM结果有两种方式：一种来自ASCII EM报告文件（hsim.log，hsim_irms.ascii），另一种是在原始版图上查看违例图RAGDS叠加。
4.2 高速时钟路径HSIM仿真和结果
这里展示一个高速前端时钟路径设计的示例。它具有工作在2.5GHz的CMOS转换器和分频器，为PLL提供匹配的参考时钟路径。特别关注匹配版图和避免噪声耦合。使用HSIM FastSPICE时，重点关注AC开关和最坏情况EM的DC路径。
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下面显示了HSIM FastSPICE EM ASCII报告，按J/Jmax降序排列并带有X、Y坐标。
Resistor I,current J,density J/Jmax Layer X Y Width Area
(uA) (uA/um) (um) (um) (um)
r19310@xdiv.xb0.nmirb 266.145 1774.3 2.839 metal1 36.3689 9.18332 0.15 0.15 um
r19745@xdiv.xb0.pmirb 215.288 1537.77 2.460 metal1 43.4588 7.38888 0.14 0.14 um
r19744@xdiv.xb0.pmirb 215.288 1537.77 2.460 metal1 43.4588 7.46444 0.14 0.14 um
r19743@xdiv.xb0.pmirb 215.288 1537.77 2.460 metal1 43.4588 10.2244 0.14 0.14 um
r19742@xdiv.xb0.pmirb 215.288 1537.77 2.460 metal1 43.8144 10.2244 0.14 0.14 um
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EM违例ASCII文件提供了查找流过每个节点的电流位置和大小的简便方法。第一列显示信号名称，第二列显示每个电阻段的总电流，第三列显示电流密度，第四列显示J/Jmax比率（其中Jmax是TSMC 45nm工艺规范中定义的最大电流密度阈值）。第五列显示违例的金属层，接下来两列显示违例的(X,Y)坐标。最后报告显示几何宽度和面积。
图10显示了带有10个不同颜色违例级别的RAGDS EM违例图版图，蓝色对应最小EM，红色对应最大EM。此RAGDS违例图可以叠加到原始版图上以获得完整画面（图11）。
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以上EM ASCII输出和违例图都显示了CMOS转换器内部的EM热点，并已采取正确措施改善电流密度。
4.3 发射器驱动器HSIM EM仿真和结果
发射器使用具有预加重均衡的开漏差分对。它由主驱动器(dTxOd)、均衡器驱动器(dTxEq)、主驱动器和均衡器驱动器电流DAC(dTxDac4a)以及预驱动器电流镜(dMirBias)组成。HSIM FastSPICE仿真器用于使用代工厂特定的电流阈值文件（tcl文件）验证版图的EM合规性。首先验证主驱动器dTxOd。结果证实版图满足EM要求，仅有一些小偏差在版图上修复。
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下面显示HSIM FastSPICE EM ASCII报告，按J/Jmax降序排列并带有X、Y坐标。只有前两行的J/Jmax超过1.0，这意味着这是电流密度超过代工厂设定的最大电流密度阈值限制的地方。这两个实例后来被修正。
Resistor I,current J,density J/Jmax Layer X Y Width Area
(uA) (uA/um) (um) (um) (um)
r39495@xtxod.outn1 1085.64 7237.61 1.148 metal3 21.7933 41.0833 0.15 0.15um
r36463@xtxod.outp1 1086.47 7243.13 1.148 metal3 25.4633 47.3833 0.15 0.15 um
r39496@xtxod.outn1 924.428 6162.85 0.977 metal3 21.7933 41.0833 0.15 0.15 um
r36464@xtxod.outp1 923.827 6158.85 0.977 metal3 25.4633 47.3833 0.15 0.15 um
r39493@xtxod.outn1 781.938 5212.92 0.827 metal3 21.7933 41.2633 0.15 0.15 um
r36457@xtxod.outp1 782.694 5217.96 0.827 metal3 25.4633 47.5633 0.15 0.15 um
r41575@xtxod.outn1 794.029 5293.52 0.765 metal2 22.2389 36.3889 0.15 0.15 um
r39494@xtxod.outn1 647.146 4314.31 0.684 metal3 21.7933 41.2633 0.15 0.15 um
r36458@xtxod.outp1 646.529 4310.19 0.683 metal3 25.4633 47.5633 0.15 0.15 um
驱动器的顶层（图13）包含了预驱动器、主驱动器、均衡器和DAC的组装。DAC用于数字化控制输出幅度和预加重，Pad Bumps已添加到版图中以进行完整的EM验证运行。
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下面显示HSIM FastSPICE EM ASCII报告，按J/Jmax降序排列并带有位置的X、Y坐标。前两行实例的J/Jmax略高于1.0。这些实例后来在版图上修正。
Resistor I,current J,density J/Jmax Layer X Y Width Area
(uA) (uA/um*um) (um) (um) (um) (um*um)
r78352@xdata.xod.outp1 1120.7 7471.33 1.185 metal3 40.8933 193.699 0.15 0.15 um
r75534@xdata.xod.outn1 1109.87 7399.11 1.173 metal3 37.2233 187.399 0.15 0.15 um
r78353@xdata.xod.outp1 953.417 6356.11 1.008 metal3 40.8933 193.699 0.15 0.15 um
r75535@xdata.xod.outn1 944.821 6298.81 0.999 metal3 37.2233 187.399 0.15 0.15 um
r78344@xdata.xod.outp1 805.557 5370.38 0.852 metal3 40.8933 193.879 0.15 0.15 um
r75532@xdata.xod.outn1 797.715 5318.1 0.843 metal3 37.2233 187.579 0.15 0.15 um
r77477@xdata.xod.outn1 812.206 5414.71 0.783 metal2 37.6689 182.703 0.15 0.15 um
r78345@xdata.xod.outp1 666.245 4441.64 0.704 metal3 40.8933 193.879 0.15 0.15 um
r75533@xdata.xod.outn1 660.345 4402.3 0.698 metal3 37.2233 187.579 0.15 0.15 um
4.4 PLL HSIM仿真和结果
PLL基于带有数字控制相位混合器的调节双环架构，为设计时钟提供更大的灵活性。每个TX/RX片有自己的PLL来生成时钟，以实现低抖动性能和在多字节应用中（此处时钟负载和电源噪声更严重）的可扩展性。图16显示了PLL框图。鉴频鉴相器(PFD)比较低抖动参考时钟(RefClk)和反馈分频时钟，为主电荷泵(CP1)和辅助电荷泵(CP2)生成上/下信号。Ccp是滤波电容。CCP2和OpAmpR共同生成零点以稳定环路。OpAmp为VCO电源生成调节后的Vc，而Opamp1调节相位混合器的电源。
输入Refclk频率为500MHz，而PLL以2.5GHz运行，分频比为5。通常PLL在复位后需要5-10us才能达到稳定锁定相位，这将需要一周的仿真时间。对于这种特定情况，重点是PLL在期望频率下运行时的EM分析。因此，在电荷泵输出端分配一个先前保存的Vcp电压以缩短HSIM FastSPICE EM仿真时间。图17显示了初始化Vcp后的PLL输出时钟波形，PLL仅需250ns即可达到期望频率，这将仿真时间从7天缩短到13小时。
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HSIM FastSPICE在PLL后版图网表（初始化Vcp后）上的运行时间在Linux 64位机器上为13小时。内部pbias约在110ns处稳定，VCO开始振荡。下图18显示了内部VCO时钟在不同相位下相对于Refclk的波形。
PLL HSIM EM ASCII报告如下所示：
Resistor I,current J,density J/Jmax Layer X Y Width Area
-----------------------------------------1st Type --------------------------------------------
r1563153@x0.vddreg 3827.25 23920.3 38.273 metal1 34.8644 242.074 0.16 0.16 um
r1563171@x0.vddreg 3679.78 22998.6 36.798 metal1 33.0744 242.074 0.16 0.16 um
r1563187@x0.vddreg 3312.72 20704.5 33.127 metal1 34.8644 236.674 0.16 0.16 um
r1525667@x0.vddreg 4148.5 2074.48 2.922 metal2 41.9833 240.624 1.99978 1.99978 um
-----------------------------------------2nd Type --------------------------------------------
r1888815@x0.xpth.k0 1617.1 1617.1 2.278 metal3 149.314 308.599 0.999999 0.999999 um
r1878356@x0.xpth.k1 927.589 1932.48 1.164 metal7 164.304 429.608 0.48 0.48 um
r1934814@x0.xpth.k2 132.189 1888.41 1.138 via4 166.333 321.704 0.0699999 0.0699999 um
-----------------------------------------3rd Type --------------------------------------------
r2647108@x0.rpclkb 1100.43 2076.29 2.924 metal3 312.053 659.738 0.529999 0.529999 um
r2647093@x0.rpclkb 1099.16 2073.89 2.921 metal4 312.233 659.558 0.529999 0.529999 um
r2647098@x0.rpclkb 1098.84 2073.28 2.920 metal4 312.344 659.558 0.529999 0.529999 um
r2644971@x0.rpclk 1098 2071.7 2.918 metal3 312.056 658.264 0.529999 0.529999 um
-----------------------------------------4th Type --------------------------------------------
r49937@x0.fbkclkb 767.452 1448.02 2.039 metal4 18.9889 343.343 0.529999 0.529999 um
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图19显示了具有4个主要热点的PLL EM违例图。VCO位于中下方。VCO输出分布到顶部的9个相位混合器。电荷泵和调节器OpAmp位于底部。
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在仔细检查版图、原理图并关联上述EM ASCII文件的电流密度报告后，我们发现存在4种类型的电流密度违例，J/Jmax大于1。第一种类型位于内部调节Vddreg区域，其中大多数违例在NMOS滤波电容的栅极上。由于Vddreg和滤波电容之间没有电流路径，此类违例可以忽略。
第二种类型位于VCO输出处，即内部高速时钟信号。它们分布到9个相位混合器，负载较重，需要大型反相器驱动器以保证陡峭的转换边沿以获得小抖动性能。
第三和第四种违例与第二种类似，已采取正确措施通过加宽金属宽度或添加额外金属层来改善电流密度。
图20表明连接VCO输出到多个支路的metal3线太窄。
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图21表明相位混合器输出处的metal4线相对于电流密度规范太窄。
5. HSIM后版图EM分析设置
HSIM FastSPICE通过将带有DSPF的寄生RC反标到前版图网表来处理后版图仿真。寄生RC的数量可能很大，会降低仿真性能，因此可以通过参数HSIMPOSTL控制RC缩减算法。信号网缩减将这些RC网络缩减为具有较小和可控精度损失的近等效电路。HSIM FastSPICE结构性反标(SBA)算法可以改进后版图和前版图网表之间的器件匹配，以提高仿真精度，HSIMSBAPARAM解决子电路模型问题。除RC缩减外，还可以为不同HSIM FastSPICE选项选择各种参数。详细请参阅HSIM用户手册B-2008.09（参考文献[1],[2]）。
以下是后版图EM仿真HSIM FastSPICE设置示例：
HSIMENHANCEDC : 1
HSIMOUTPUT : fsdb
HSIMSTOPAT : 1
HSIMOPTIME : 0
HSIMVDD : 1.32
HSIMSIGRA : 1 (enable SIGRA)
HSIMRANET : * (RA analysis on all nets)
HSIMSKIPRANET : vdda
HSIMRASIGCONLY : 1 (C only back annotate for large circuit)
HSIMRATCL : ra.tcl
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HSIMRATAU : 5e-11 (RA simulation time-step)
HSIMSBA : 1 (structural back-annotation)
HSIMSBANTL : pllrx_spf.hsp
HSIMSBAPARAM : pch_hvt_mac (TSMC sub-circuit model names)
, nch_hvt_mac
, pch_12_mac
, nch_12_mac
HSIMSBAMSGLEVEL : 100
HSIMSPF : pClkPllR.spf
HSIMSPFMSGLEVEL : 4
HSIMSPFTLV : 1
HSIMDETAILBSIM4 : 1
HSIMSPFWARNFILE : 1
HSIM Parameter Settings (Top Level)
HSIMANALOG : 3
HSIMPOSTL : 2 (RC reduction)
6. 结论
本文描述了在Rambus 40nm技术节点高速混合信号环境中自底向上的设计流程方法和HSIM FastSPICE的集成。使用Rambus FlexIO ASIC接口单元来验证此方法。分析了最坏情况EM分析的高速时钟路径，以及发射器驱动器和PLL模块。
HSIM FastSPICE已用于验证模块级和顶级设计。本文还描述了如何使用HSIM FastSPICE SBA技术对具有TSMC子电路器件模型的设计进行精确的后版图仿真。讨论了HSIM FastSPICE SigRA ASCII报告和违例图，以及如何有效利用它们来修复版图中的EM问题。
最后，HSIM FastSPICE结果与HSPICE的紧密相关性表明，HSIM FastSPICE是执行精确动态EM验证的有效工具，可确保高良率和稳健设计。本项目有助于在我们的设计流程中自信地采用HSIM FastSPICE。
7. 参考文献
[1]. HSIM User manual B-2008.09
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[2]. Tutorial Presentation MB6 "Post Layout Simulation with HSIM", SNUG San Jose 2007. Slides 19-24. URL: https://www.synopsys.com/news/pubs/snug/sanjose07/mb6_tutorial.pdf
[3]. Slides 50-53 of reference [2]
图片索引
本文共 18 张图片，存放于 _images/ 目录。
第5页：图1、图2 - FlexIO系统示例、FlexIO版图视图 第7页：图3、图4、图5 - 电荷泵电路、SPICE vs HSIM 第8页：图6、图7 - SPICE vs HSIM对比 第11页：图8、图9 - 高速时钟路径、时钟波形 第12页：图10 - RAGDS EM违例图 第13页：图11 - CMOS转换器违例图叠加 第14页：图12、图13 - 主驱动器、驱动器顶层 第15页：图14、图15 - 带Pad Bumps版图、顶层EM违例 第17页：图16、图17 - PLL框图、PLL时钟输出波形 第18页：图18 - VCO内部时钟 第19页：图19 - PLL EM违例图 第20页：图20 - VCO输出违例图 第21页：图21 - 相位混合器输出违例图