SystemVerilog对FPGA设计有用吗？（\"先烧后学\" vs \"先学后烧\"）

SystemVerilog对FPGA设计有用吗？（"先烧后学" vs "先学后烧"）

作者: Stuart Sutherland, Sutherland HDL, Inc. (stuart@sutherland-hdl.com)

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摘要

SystemVerilog作为一种强大的ASIC 专用集成电路和定制IC设计与验证语言已获得快速认可。FPGA 现场可编程门阵列设计师是否也在使用SystemVerilog？他们发现了哪些有用的SystemVerilog特性？本文基于几家最近尝试使用SystemVerilog设计和验证FPGA设计的公司的经验回答了这些问题。文章总结了每家公司在哪些方面成功 -- 以及在哪些方面不成功。

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1 引言

FPGA设计社区对SystemVerilog的采用情况与ASIC社区不同。本文通过定量调查和定性访谈来探讨这些差异。

2 本文不回答的问题（以及回答的问题）

本文关注的是FPGA设计师的实际使用体验，而不是理论上的能力对比。

3 定量调查结果摘要

3.1 一般信息

3.2 FPGA设计与综合

3.3 FPGA仿真与验证

4 调查评论中明显的主题

4.1 缺乏SystemVerilog语言的FPGA综合支持 -- 许多FPGA综合工具对SystemVerilog的支持不完整。

4.2 缺乏SystemVerilog语言的仿真支持 -- 仿真工具的支持也在逐步完善。

4.3 工具流程中缺乏SystemVerilog语言的支持 -- 整个工具链的集成度不足。

4.4 缺乏对SystemVerilog能力的认识 -- 许多FPGA设计师不了解SystemVerilog可以为他们做什么。

4.5 SystemVerilog的学习曲线 -- 对于习惯了Verilog的FPGA设计师来说，SystemVerilog的学习曲线较为陡峭。

4.6 SystemVerilog工具的成本 -- 高级SystemVerilog工具的许可成本是FPGA设计团队的关注点。

5 现实与建议

针对上述每个主题提供了实际建议和推荐。

6 结论

SystemVerilog可以为FPGA设计师带来显著的好处，特别是在验证方面。然而，工具支持的不完整和学习曲线是主要障碍。

7 参考文献与资源

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图片索引

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