SystemVerilog断言设计技巧与SVA绑定文件

SystemVerilog断言设计技巧与SVA绑定文件

作者: Clifford E. Cummings, Sunburst Design, Inc., Beaverton, OR, USA

---

摘要

SystemVerilog断言（SVA）的引入增加了为设计和验证执行即时断言和并发断言 Concurrent Assertion的能力，但一些工程师抱怨SVA过于冗长，或者不理解一些充分利用SVA的更好方法。

本文记录了有价值的SystemVerilog断言技巧，包括：使用长SVA标签、使用即时assert命令、简洁的SVA编码风格、使用SVA绑定文件以及使用SVA的推荐方法。

本文详述的简洁SVA编码风格可以将并发SVA编码工作量减少50%-80%，相比传统SVA编码技术。

---

1 引言

1.1 什么是断言？

1.2 什么是属性？

1.3 两种类型的SystemVerilog断言

2 长标签

3 即时断言

4 简洁编码风格

5 SVA绑定文件

6 推荐方法

---

图片索引

本文共2张图片，存放于 _images/ 目录。