RTLA 与 TestMax Advisor：P&R 原型验证中处理不完整 RTL 与 DFT 约束

SNUG 2022 2022 20 页

RTLA 与 TestMax Advisor：P&R 原型验证中处理不完整 RTL 与 DFT 约束

作者: Bharat Patel, Rajan Madhusudan, Cheen Kok Lee, Edwyn Lee (Intel), Synopsys 会议: SNUG 2022 页数: 20 页

1. 动机：传统流程的挑战

物理实现团队在早期 RTL 开发阶段面临的核心挑战包括：

- RTL 和 DFT 的"脏数据"（dirty data）可能导致在生产级 Fusion Compiler 流程中产生极长的运行时间。 - 不成熟的 RTL 引起的 PPA 问题需要尽早被发现——在 RTL 阶段修复的成本远低于后期 ECO。 - DFT 信号规范中的错误可能直到设计周期晚期才被捕获——传统 FC 流程中 DFT 问题直到 insert_dft 阶段才暴露。 - 测试建模问题导致不正确的测试 DRC 错误。 - DFT 和约束错误在 RTL 主要里程碑转换期间反复出现。

2. RTL Architect（RTLA）介绍

RTL Architect 是 Synopsys 的 RTL 级分析和原型验证工具，为 RTL 设计者、集成者和实现工程师提供灵活的功能：

- RTL PPA 改进：支持交叉探查（cross probing），提供快速周转时间。设计者可以在 RTL 修改后立即看到物理实现的影响。 - 早期 Floorplan 原型验证：在 RTL 阶段即可创建初步的物理原型，评估拥塞和时序。 - 跨域通用设计数据模型：实现从前端到后端的端到端设计关联，确保各阶段的一致性。 - 与 TestMAX Advisor 的集成解决方案：统一的 RTL 质量检查平台。

3. TestMax Advisor（TMA）

TestMAX Advisor 在 RTL 阶段即可解决可测试性问题，无需等待综合完成：

功能	描述	价值
测试点选择	识别需要插入测试点的关键节点	提高难测故障的覆盖率
ATPG 覆盖率估计	在 RTL 阶段预估测试覆盖率	早期识别覆盖率瓶颈
DFT 违例检查	确保 RTL 是"扫描就绪"的	加速 DFT 收敛时间
连接性验证	验证 SoC 组装时 DFT 连接的正确性	发现非法路径

实际案例中的覆盖率估计示例： - Block 1：95.5% - Block 2：99.5% - Block 3：54.8%（需要重点改进） - Block 4：99.8%

4. Fusion Compiler vs RTLA/TMA 流程对比

传统 Fusion Compiler 流程（模块级）

import_design → read_upf → setup_timing → floorplan →
logic_opto → insert_dft → initial_opto

限制： - DFT 反馈回路到 RTL 较长。典型 FC 流程中 DFT 问题直到 insert_dft 才暴露 - 对于大设计（> 2M 实例），FC 运行时间较长 - RTL、时序约束、UPF 和 DFT 问题到后期才被识别

RTLA / TestMax Advisor 集成流程

import_design → TestMax Advisor → read_upf → setup_timing →
conditioning → floorplan → estimation

优势： - DFT 检查前置：TMA 在执行物理实现之前完成 DFT 分析 - 快速原型：RTLA 提供比 FC 快 3-5 倍的 P&R 原型 - 早期 PPA 可见性：在 RTL 阶段即可评估物理实现质量 - 识别 RTL、时序约束、UPF 和 DFT 问题：在修复成本最低的阶段

5. 实验数据

周转时间（TAT）对比

Intel 实际设计案例的对比结果： - RTLA/TMA 流程在发现 RTL 问题方面比传统 FC 流程快 3-5 倍 - DFT 违例在 RTL 阶段被发现，避免了下游物理实现的浪费迭代 - P&R 原型验证使物理实现团队能够在 RTL 冻结前提供有意义的反馈

QoR 改进

- 早期 RTL 重构可将最终 PPA 提升 10-15% - DFT 覆盖率问题在 RTL 交接前解决，避免了后期 ECO - 实现迭代次数显著减少

6. 局限性与结论

当前局限

- RTLA 的 P&R 原型精度受限于 RTL 的完整度——如果 RTL 存在大量"脏数据"，原型的准确性会下降 - 对于极大设计（> 10M 实例），RTLA 的运行时间仍然不可忽略 - 需要 RTL 设计者和物理实现团队之间的紧密协作

核心结论

1. RTLA 可以有效地作为 P&R 原型验证的 QoR 把关者——在 RTL 阶段检查设计质量，避免低质量 RTL 进入耗时的生产级物理实现流程 2. TMA 在 RTL 阶段提供了传统流程缺失的 DFT 质量检查——包括覆盖率估计和违例检测 3. 集成流程显著缩短了从 RTL 开发到物理实现收敛的迭代周期 4. Intel 的实际设计案例验证了该方法在真实大规模芯片项目中的工程价值

图片索引

本文为 PPT 型论文，共 96 张幻灯片图片，存放于原文 _images/ 目录。关键图表包括： - RTLA 工具概览和功能架构图 - TestMax Advisor 四大功能模块图（测试点选择、覆盖率估计、违例检查、连接性验证） - FC vs RTLA 流程对比图（模块级和顶层） - 实验数据对比（TAT 对比、QoR 改善图表） - 限制和结论总结图

核心概念

概念	说明
RTL Architect	Synopsys RTL 分析和 P&R 原型验证工具
TestMAX Advisor	RTL 级 DFT 分析工具，覆盖率估计和违例检测
Fusion Compiler	Synopsys 全功能 RTL-to-GDSII 数字实现平台
DFT 可测试性设计	芯片可测试性设计方法论

图片索引

本文为 PPT 型论文，共 96 张幻灯片图片，存放于原文目录。

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