基于仿真的标准单元可布线性分析
基于仿真的标准单元可布线性分析
论文信息
| 项目 | 内容 |
| 作者 | Chien-Pang Lu、Chung-Ching Peng、Geyhan Ahmet（Intel Corporation） |
| 会议 | SNUG 2022 |
| 页数 | 26 页（PPT 型论文） |
1. 引言
标准单元的可布线性直接影响芯片的 PPA（功耗、性能、面积）和设计进度。在先进工艺节点下，标准单元的引脚密度不断增加，金属层间距持续缩小，导致可布线性问题日益突出。
以往的方法包括： - 基于整数线性规划（ILP）的方法 - 聚类算法 - 分析性布线驱动的空白区域插入 - 混合单元高度布局以减少位移 - 基于图的方法解决 MIA（Metal Island Area）层问题 - CNN 预测 DRC 热点 - ML 优化块级面积以提高可布线性
我们的方法：在真实 PnR 环境中并行检查"标准单元布局"和"引脚可达性"，找出对布线友好的单元，并将其应用于实际设计。
2. 问题表述
标准单元可布线性的核心问题可以分解为两个维度：
逻辑条件： - 拥塞程度（congestion） - 实例与输入引脚比率
物理条件： - 最大布线层 - 布线规则设置（urate setting）
3. 挑战：先进节点标准单元可布线性问题
在先进工艺节点下，标准单元设计面临的可布线性挑战包括：
- 单元内部金属层资源有限 - 引脚密度高，导致访问冲突 - 复杂的设计规则（如 MIA、PODE）限制了布线选择 - 单元级仿真无法完全反映真实 PnR 环境中的拥塞情况
4. 目标单元真实条件可布线性分析
提出的方法在真实 PnR 环境中进行并行化分析：
- 以标准单元库中的每个单元为分析目标 - 在模拟真实设计密度和拥塞条件的测试环境中进行布线 - 分析每种单元类型在不同条件下的布线成功率和 DRC 违例数量 - 根据分析结果将单元分类为"布线友好"和"布线困难"
5. 实验结果
仿真分析
在 Intel 实际设计中的实验表明： - 识别出的"布线困难"单元与实际设计中的 DRC 热点高度相关 - 通过替换"布线困难"单元为"布线友好"替代方案，DRC 违例数量显著减少
真实案例布线优化
在实际模块中应用该方法后： - 布线 DRC 违例数量减少 - 时序影响在可控范围内 - 设计收敛周期缩短
6. 结论
本文提出的基于仿真的标准单元可布线性分析方法，通过在实际 PnR 环境中提前评估每种标准单元类型的可布线性，使设计团队能够在单元库选择阶段就做出明智决策。该方法在 Intel 先进节点的实际设计中展示了其在减少 DRC 违例和加速设计收敛方面的价值。
核心概念
| 概念 | 说明 |
| 标准单元 Standard Cell | 数字 IC 设计的基本构建模块，具有固定高度的预设计逻辑单元 |
| 可布线性 Routability | 设计中信号布线可以顺利完成且满足 DRC 规则的程度 |
| 引脚可达性 Pin Accessibility | 布线器能否在满足设计规则的前提下访问标准单元的所有引脚 |
| 布局布线 PnR | 芯片物理实现的核心步骤 |
相关链接
- 标准单元 Standard Cell · 可布线性 Routability · 布局布线 PnR - Intel
图片索引
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