Synopsys定制设计平台：加速稳健的定制设计
📑 目录
- 1. 加速稳健的定制设计
- 2. 欢迎来到第四次工业革命
- 3. **半导体行业面临的挑战**
- 4. **逻辑/存储器持续微缩需要新材料、新工艺、新器件和新光刻策略**
- 5. **先进节点的定制设计挑战**
- 6. **Synopsys定制设计**
- 7. **加速稳健的定制设计**
- 8. **加速稳健的定制设计**（技术总览图）
- 9. **Custom Compiler设计与仿真环境**
- 10. **电路仿真性能领先**
- 11. **全面的可靠性分析**
- 12. **High Sigma蒙特卡洛**
- 13. **蒙特卡洛智能采样**
- 14. **带有Sigma放大的蒙特卡洛**
- 15. **先进节点的蒙特卡洛**
- 16. **蒙特卡洛环境**
- 17. **FastSPICE动态EM/IR分析**
- 18. **FinFET自热感知EM分析**
- 19. **SPICE和FastSPICE老化分析**
- 20. **静态电路检查（CCK）**
- 21. **模拟故障仿真应用**
- 22. **Synopsys故障仿真产品组合**
- 23. **模拟故障仿真**
- 24. **加速稳健的定制设计**（Fusion架构总览图）
- 25. **近期成功案例——视觉辅助版图**
- 26. **Custom Compiler版图编辑器**
- 27. **Custom Compiler版图高效功能**
- 28. **Custom Compiler版图高效功能**
- 29. **Custom Compiler版图高效功能——模板功能**
- 30. **设计中的R、C和EM测量**
- 31. **加速稳健的定制设计**（Extraction Fusion切换页）
- 32. **StarRC Fusion：RC提取——减少迭代**
- 33. **Place & Route Fusion**
- 34. **协同设计流程：数字顶层模式**
- 35. **定制数字布局布线**
- 36. **定制数字布局布线（续）**
- 37. **DRC Fusion：减少后期迭代**
- 38. **定制平台先进节点代工厂支持**
- 39. **总结：加速稳健的定制设计**
- 40. 第40页
Synopsys定制设计平台：加速稳健的定制设计
会议: SNUG China 2018
作者: Paul Lo, Synopsys公司副总裁 (2018年6月4日)
页数: 40
源文件: SNUG_CN_Reed_Synopsys_Custom_Design_Platform_paper.pdf
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加速稳健的定制设计
Paul Lo，公司副总裁，设计事业部
2018年6月4日
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欢迎来到第四次工业革命
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半导体行业面临的挑战
- 先进节点芯片设计项目：20%年复合增长率 - 到2020年，90%的移动SoC将集成基带 - 汽车IC寿命要求：提高3倍 - 设计成本（20nm到16/14nm）：增长100%
向先进技术节点的迁移——降低美元成本 需要稳健的设计/验证——适用于移动、物联网和汽车
数据来源：The McClean Report, IC Market Drivers - IC Insights 2016; IBS - Nov 2015; Synopsys分析
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逻辑/存储器持续微缩需要新材料、新工艺、新器件和新光刻策略
复杂度随时间推移： - 硅平面CMOS使用了约30年（65nm到20nm） - FinFET用于降低漏电功耗（16nm到7nm及以下） - 未来：SiGe纳米线、TFET、III-V材料等
存储器方面： - 24层 → 32层 → 48层 → >100层 - 3DXP, MRAM, ReRAM, STT-RAM等
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先进节点的定制设计挑战
定制设计： - 设计规则增加2倍 - 版图工作量增加3倍
物理验证： - 寄生R/C增加2-3倍 - 更复杂、更严格的DRC
设计验证： - 更复杂的器件模型 - 日益恶化的变异、老化和可靠性问题 - 角点仿真数量增加3-5倍
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Synopsys定制设计
Synopsys在电路仿真方面的领导地位 涵盖代工厂、汽车、DRAM、FLASH、CPU、GPU等领域 使用Synopsys定制设计平台设计的产品出货量超过80亿颗
平台组件： - Custom Compiler（原理图/版图编辑环境） - HSPICE, FineSim, CustomSim（电路仿真器） - IC Compiler II（数字布局布线） - IC Validator（物理验证） - StarRC（寄生提取）
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加速稳健的定制设计
视觉辅助版图： - 原理图驱动版图 - 基于模板的设计——复用知识经验 - 基于形状的布线
可靠性感知验证： - 高速电路仿真 - High-sigma蒙特卡洛 - 可靠性分析
全新Fusion架构： - Extraction Fusion——减少迭代 - Place & Route Fusion——加速版图 - DRC Fusion——减少后期迭代
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加速稳健的定制设计（技术总览图）
Custom Compiler环境 + HSPICE/FineSim/CustomSim + IC Compiler II + IC Validator + StarRC
核心技术要点： - 视觉辅助版图 - 可靠性感知验证 - Fusion架构（Extraction Fusion、Place & Route Fusion、DRC Fusion）
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Custom Compiler设计与仿真环境
仿真管理： - 多测试平台 - 角点和蒙特卡洛 - 远程作业分发
设计输入： - 原理图编辑器 - 语言敏感编辑器 - OpenAccess数据库
分析与调试： - 统计分析 - 图表和绘图 - HTML报告生成
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电路仿真性能领先
- HSPICE（SPICE）：>5x 加速（1核→16核，可扩展多核） - CustomSim（FastSPICE）：>9x 加速（1核→4核，可扩展多核） - FineSim SPICE（加速SPICE）：>13x 加速（1核→16核，可扩展多核）
涵盖版本：15.06 到 18.09，持续提升
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全面的可靠性分析
HSPICE → High-Sigma分析 FineSim SPICE → 智能角点仿真 CustomSim → 高容量蒙特卡洛
Custom Compiler环境统一管理： - 稳健设计 - 蒙特卡洛 - EM/IR - 混合信号 - 角点 - 安全工作区 - 老化 - 设计离群值 - 违规贡献分析
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High Sigma蒙特卡洛
需求：大规模仿真负载
- 蒙特卡洛吞吐量 - 最快的引擎 - 智能采样 - Sigma放大 - 范围限定 - 大设计容量
- 作业管理和数据挖掘 - 分布式仿真 - 结果可视化 - 图表和分析
不同实例数的仿真需求： - 高实例数（Bit Cell）： >10亿次仿真 - 中实例数（Flip Flop）： >1000万次仿真 - 低实例数（Sense Amp）： >10万次仿真
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蒙特卡洛智能采样
- 智能采样——更少的样本达到相同的目标Sigma，精度损失很小 - 理想适用于减少大型IP模块的MC运行时间 - 智能采样支持： - HSPICE：LHS, Sobol, OFAT, 析因, 用户定义 - FineSim SPICE：LHS, Sobol, 用户定义（2018.09）
OPAMP示例：
| 采样方法 | 样本量 | DC增益（差异<1%） | 标准差（差异<1%） | 样本量减少 |
| SRS（默认） | 4000 | 51.6 | 39.2 | - |
| LHS | 3000 | 51.7 | 38.9 | 1.3X |
| Sobol | 1000 | 52.1 | 39.3 | 3X |
使用Sobol方法样本量减少3倍即可达到相似sigma水平
加速蒙特卡洛
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带有Sigma放大的蒙特卡洛
- 修改模型参数分布以过采样尾部区域 - 例如：200个样本达到4 sigma - 支持HSPICE、FineSim和CustomSim - 无需编辑模型库
以更少的运行检测故障 更多样本
理想适用于：ADC、Vref、Sense Amp等
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先进节点的蒙特卡洛
日益增长的复杂性： - 寄生效应导致更长的运行时间 - 仅靠角点仿真不够 - 全局和局部变异效应
需要更多MC运行、更大电路： - SPICE无法扩展 - 需要性能和容量
CustomSim和FineSim蒙特卡洛提供所需的容量和速度
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蒙特卡洛环境
- 结果查看器，用于快速浏览大型仿真结果 - 快速识别故障点 - 在结果查看器和散点图之间交叉探针 - 识别导致良率损失的敏感器件
数据挖掘和调试： - 散点图与结果查看器交叉探针 - 高亮显示变异敏感器件 - 测量结果与规格对比
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FastSPICE动态EM/IR分析
- 优化的PG提取 - FastSPICE速度和容量 - 与HSPICE相关联 - 代工厂签核认证 - 理想适用于存储器——模块级和全芯片EM/IR
CustomSim + Custom Compiler + ICV + StarRC： - 瞬态仿真 - EM/IR分析 - VDD/VSS网络RC提取
最小化过度设计
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FinFET自热感知EM分析
- 保守的TEMP产生悲观的EM警告 - 自热感知EM分析： - 识别"真正的"EM问题 - 消除虚假的EM警告 - 代工厂认证：TSMC、GF - 理想适用于存储器、模拟IP
通过自热感知最小化过度设计
CustomSim + ICV/StarRC + Custom Compiler： - 瞬态仿真 → EM/IR分析 → 自热分析 - 悲观EM警告 vs 正确的EM警告
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SPICE和FastSPICE老化分析
- 全面老化分析：BTI、HCI 热载流子注入、TDDB 经时介电击穿 - 应力后仿真开销<30% - 代工厂认证的老化模型 - 共享老化模型： - 模块级：HSPICE、FineSim SPICE - 芯片级：CustomSim - 使用CC SE进行交互式调试
高效老化仿真流程： "新鲜"仿真 → 蒙特卡洛仿真 → 应力计算 → 应力后仿真
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静态电路检查（CCK）
- 基于电路拓扑和器件参数的早期ERC 电气规则检查 - 高性能和高容量 - 全面的内置检查 - 用户可自定义检查 - 用于存储器、模拟IP、SoC的版图前/后ERC签核
内置检查和自定义检查（TCL扩展、宏函数）
SRAM设计的常见检查： - 未初始化锁存器 - 长延迟路径 - 浮空栅极 - 电压过应力 - 缺失电平转换器 - 门控电源漏电路径
Custom Compiler
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模拟故障仿真应用
1. 功能安全验证（ISO 26262, ASIL）——容错设计 2. 制造测试——验证测试向量，补充ATPG 自动测试向量生成 3. 硅故障分析——识别故障候选项，复现故障
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Synopsys故障仿真产品组合
$fs_default_status("SF");
// 检查观察点的危险故障
always @(negedge clk)
begin
int compare = $fs_compare(sig1,sig2,sig3);
if (compare)
$fs_set_status("DF");
end
// 安全机制触发
always @(ERROR_DETECTED)
$fs_drop_status("DD");
// 看门狗
initial
begin
#(MAX_SIM_TIME);
string fstatus = $fs_get_status();
if (fstatus == "DF")
$fs_drop_status("DU");
end
数字故障仿真：Z01X（RTL、门级） 模拟故障仿真：CustomSim（晶体管级）
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模拟故障仿真
- FastSPICE速度和容量 - 先进的故障缩减 - 支持与VCS的混合信号 - 用户定义故障类型和范围： - MOS、R和C故障模型 - 自动故障注入 - 分布式仿真
CustomSim： - 输入：SPICE, Verilog-A, DSPF - 故障类型和范围定义 - 应用于：功能安全、制造测试、故障分析 - 输出：报告
高性能，易于部署
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加速稳健的定制设计（Fusion架构总览图）
同Page 7/8架构图
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近期成功案例——视觉辅助版图
- 混合信号IP：版图时间缩短20%（28nm） - 存储器IP：版图时间缩短25%（28nm FDSOI） - 等长布线：TAT降低5倍（16nm） - 汽车电子
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Custom Compiler版图编辑器
- 学习曲线低 - 基于OpenAccess数据库 - 受Laker启发的高效版图功能 - 快速且用户友好 - 广泛的先进节点PDK支持
兼容且易于采用
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Custom Compiler版图高效功能
原理图驱动版图（SDL）： - 灵活的SDL——版图和原理图层次无需匹配 - 交叉选择和突出显示 - 物理层次管理 - 拖放实例化
符号化器件放置： - 强大的符号化器件级编辑 - 放置器件无需担心DRC细节 - 从符号化放置即可得到DRC正确的版图 - 匹配器件的轻松放置 - 实时显示实际版图
原理图助手 + 设计导航器 + 符号化视图 + 版图预览
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Custom Compiler版图高效功能
交互式布线： - 少量点击即可完成布线 - 布线实时"跟随光标" - 自动克隆连接和制作引脚接头 - 颜色和走线感知的DRC正确布线
基于模式的自动布线： - 加速复杂布线任务 - 从符号化编辑器进行路径放置 - 从内置布线模式库中选择 - 将布线模式保存在模板中以便后续复用
引脚接头 + 克隆连接 + DRC正确的走线
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Custom Compiler版图高效功能——模板功能
从原理图创建模板： - 无需编程 - 专家设计师创建版图 → 生成模板 - 新设计使用模板 → 生成具有新器件尺寸的版图
使用模板： - 原理图上识别可用模板 - 自动生成版图（可调节nf、vstack等参数） - 示例：nf:24, vstack:6 → nf:16, vstack:4 / nf:32, vstack:4
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设计中的R、C和EM测量
- 在版图画布上测量R、C和电迁移 EM - 适用于部分版图 - 使用与StarRC相同的设置文件 - 使用StarRC引擎 - EM使用仿真中的平均、峰值或RMS电流
在版图过程中检查电气效应：电阻、电容、电迁移
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加速稳健的定制设计（Extraction Fusion切换页）
同架构总览图
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StarRC Fusion：RC提取——减少迭代
缩小版图前和版图后仿真之间的精度差距
2018.09新发布：
从部分版图提取RC → 从互连线获取RC模型 → 仿真 → 与最终提取的电容精度关联
部分版图关联度示例：
| 网络 | 电容精度 vs 最终提取 |
| clk | 90.5% |
| clkb1 | 98.8% |
| offset_p | 98.0% |
| Vom | 97.8% |
传统流程 vs 物理感知流程对比：项目时间中RC精度从50%提升到接近100%
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Place & Route Fusion
IC CompilerI ↔ Custom Compiler
- 使用ICC II从CC对数字模块进行布局布线 PnR - 使用Custom Compiler编辑ICC II设计 - 无损双向连接
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协同设计流程：数字顶层模式
在Custom Compiler中编辑ICC II设计： - CC直接读取ICC II数据库 - 无需PDK - 往返过程保留所有相关数据： - 网络名称 - 显示属性 - 放置 - DRC规则 - NDR约束 - 布线网格 - 版图数据 - 层定义
流程：ICC II（任何阶段）→ 在CC中打开设计 → 增量保存 → 在ICC II中查看自定义编辑
TAT提升4倍（以网络屏蔽为例，2017）
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定制数字布局布线
与IC CompilerI统一的协同设计解决方案： - 在Custom Compiler中预放置关键单元 - 使用特殊约束预布线关键网络 - 基于形状的自动布线器支持多种定制布线约束 - 直接从Custom Compiler运行IC Compiler II对数字模块进行P&R
快速创建定制数字模块
流程： 1. 在CC中定义数字模块布图规划 2. 在CC中运行ICC II 3. 增量保存 → 数字模块集成到定制版图中
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定制数字布局布线（续）
敏感网络的特殊约束定制布线： - 定制边界和阻挡 - 定制电源轨 - 定制放置 - 等长布线 - 屏蔽 - 总线布线
28倍TAT提升，定制数字模块
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DRC Fusion：减少后期迭代
- 版图期间实时IC Validator规则检查 - 直接从画布检查设计规则 - 使用代工厂认证的runset - 集成的违规审查
2018.09新发布
IC Validator → Custom Compiler：shapes → errors，实时违规显示
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定制平台先进节点代工厂支持
| 代工厂 | 工艺节点 | HSPICE/FineSim/CustomSim | Custom Compiler | StarRC | IC Validator |
| TSMC | 16nm, 12nm, 10nm, 7nm | 全部认证 | 全部认证 | 全部认证 | 全部认证 |
| GF | 22FDX, 14nm, 7nm | 全部认证 | 全部认证 | 全部认证 | 全部认证 |
| UMC 联电 | 14nm | 全部认证 | 全部认证 | 全部认证 | 全部认证 |
| Samsung | 28FDS, 14nm, 10nm, 8nm, 7nm | 全部认证 | 全部认证 | 全部认证 | 全部认证 |
| ICF | 14nm, 10nm | 全部认证 | 全部认证 | 全部认证 | 全部认证 |
- 排名第一的代工厂仿真合作伙伴——HSPICE模型首批可用 - CustomSim是SRAM的参考仿真器 - 排名第一的代工厂提取合作伙伴——StarRC被用于工艺探索、模型设计和签核 - 可信赖的物理验证解决方案——IC Validator在领先代工厂获得签核认证 - Custom Compiler PDK适用于所有28nm及以下的TSMC工艺
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总结：加速稳健的定制设计
完整架构图：Custom Compiler环境 + HSPICE/FineSim/CustomSim + IC Compiler II + IC Validator + StarRC
三大支柱： 1. 视觉辅助版图（原理图驱动、模板复用、形状布线） 2. 可靠性感知验证（高速仿真、High-sigma MC、可靠性分析） 3. Fusion架构（Extraction/Place&Route/DRC Fusion）
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图片索引
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第1-5页：封面、工业革命背景、半导体行业挑战、逻辑/存储器微缩趋势、定制设计挑战 第6-10页：定制设计平台架构、Fusion架构、Custom Compiler环境、电路仿真性能 第11-15页：可靠性分析、High-Sigma MC、智能采样、Sigma放大、先进节点MC 第16-20页：MC环境、FastSPICE EM/IR、FinFET自热、老化分析、CCK静态检查 第21-25页：模拟故障仿真、故障仿真产品组合、ASIL/制造/故障分析流程、Fusion架构回顾、成功案例 第26-30页：版图编辑器、SDL、交互式布线、模板功能、in-design R/C/EM测量 第31-35页：Extraction Fusion、StarRC Fusion、PnR Fusion、协同设计、定制数字P&R 第36-40页：定制数字P&R续、DRC Fusion、代工厂支持表、总结、致谢