Simply Better RTL -- RTL Architect 入门指南
Simply Better RTL -- RTL Architect 入门指南
会议: SNUG China 2023
作者: Gogo Min (Synopsys)
页数: 21
源文件: SNUG_CN_Min_Simply_Better_RTL_paper.pdf
1. RTL Architect -- 行业独特
RTL Architect 是业界首个集成的、物理感知的 RTL 分析和优化系统，具有以下四大支柱：
1. 完全集成的工作台：业界首个集成的、物理感知的 RTL 分析和优化系统 2. 预测求解器技术：快速、多维"实现预测"引擎确保最佳 RTL PPA 3. 最高设计容量：统一的融合数据模型，为全芯片层次化 RTL 设计提供无与伦比的数十亿门容量 4. 自信的收敛：基于 Synopsys 实现和黄金签核解决方案构建，最小化余量，最大化 PPA
2. RTL Architect 如何交付价值
改善 IP 设计、SoC 集成和后端收敛
减少项目进度： - 减少 RTL 交接迭代次数 - 比现有综合+后端流程快 3-5 倍 - 更快的 SoC IP 集成（拼接、重构、检查） - 更快的 TTR
左移设计 -- 调优 RTL PPA： - 以 RTL 为中心的报告精确定位 RTL 中的 PPA 问题 - X-probe RTL（功耗、时序、拥塞） - 识别需要改进 PPA 的位置 - 无需 P&R 知识，提高生产力
传统流程：RTL Development → Synth → FP → Place → P&R（数周） RTL Architect 流程：RTL Development → RTLA → RTL → Synth → P&R（数周），在 RTL 阶段进行 Opt 和 X-probe
3. 统一 GUI 工作台
定制的报告用于简化调试：
- 逻辑层次视图 - 扁平化树视图 - 单元视图 - 布局视图 - RTL 代码视图 - X-Probe 探针
所有视图链接到 RTL。分析覆盖：功耗、时序、面积、拥塞。
4. Verdi 调试 -- 为 RTL 设计师准备
在熟悉的环境中进行调试以提高生产力： - 调试拥塞、时序、功耗、面积 - X-Probe 拖放信号 - 原理图、RTL、布局联动
5. 关键技术 -- 融合平台技术集成
6. 关键使用模式概览
- 拥塞分析 - 功耗分析 - 布局规划 - 约束探索 - 重构 - 自动分区 - 存储器探索 - 定向综合 - 早期 DFT - 时序分析 - 非物理流程
7. 改善 RTL 性能 -- 定位并修复时序瓶颈
8. 减少 RTL 拥塞 -- 识别由逻辑 vs 布局引起的拥塞
9. 预测 RTL 功耗
详细报告和指标定位功耗问题： - 类型：总功耗、开关功耗、泄漏功耗、毛刺功耗 - 组件：寄存器、组合逻辑、存储器、时钟门控效率 - 活动性：默认、SAIF、FSDB、基于 STA 的毛刺分析
案例：AP SoC 功耗分析和降低 - 识别过滤机会 → 改善时钟门控效率 → 快速验证修复 - 基于 SAIF 的分析 - 层次化模块并行运行 - 结果：修改 RTL 后总功耗节省 3%
使用 PrimePower RTL 引擎。
10. 全面的 RTL 布局规划流程 -- 早期方案探索和实现最佳布局选择
11. 在 RTL 阶段进行架构规划改善 TAT
通过同步约束的重构驱动更快的 PPA 收敛： - RTL 重构：保持连接性、自动创建端口、重新实例化分组层次结构、多实例分组以减少数据库大小、基本 linting - 重新设置父级 - 多实例分组
案例：利用设计对称性加速 TAT - IP 提供商 NA/EU - 重构以实现 tile → 最小化互连端口 → 拼接顶层胶合逻辑 - 结果：3 倍更快的 TAT
12. 自动分区改善拥塞
通过减少引脚和馈通来优化拥塞： - 自动模块分组、取消分组和重新设置父级，优化跨分区连接 - 时序和拥塞感知 - 灵活的 UI：控制分区数、实例数、层次组
案例：NA AI 设计，84M 实例，700 个宏单元 - 原始层次 → 优化层次 - 2 倍更快的 FP 收敛 - 18% 更少的引脚 - 最小化跨分区通信
13. 并行 RTL 探索 -- 最佳架构选择以实现
14. One Synopsys 价值链接
- Fusion Compiler：PPA 守门人，更快的 P&R 收敛，验证 FC 设置，左移 DP - PrimePower RTL：毛刺源排序，更快的 FSDB 处理，在 PrimePower 中调试 - Verdi：在 Verdi 中调试 - TestMAX Advisor/Manager：左移 DFT 检查，确保可扫描性，估计 ATPG 覆盖率 - FuSA Add-on：估计 TMR 面积，DCLS 布局 - Formality：重构 RTL 的 TCM 等价性检查 - ASIP Designer / Platform Architect：生成 RTL，更新 PPA 模型，X-Probe 到 RTLA，拼接 IP，PPA 报告
15. RTL Architect + Fusion Compiler -- 更好的 RTL 和更快的收敛
- FC 设置：RTL Architect 复用 FC 设置以实现易用性 - 预测性综合：在实现前验证约束和 FC 设置 → 每天可以进行更多次运行 - 并行探索：使用 FC FP 功能（FFMP）更快实验 → 每天更多实验 - 更快的 PPA 收敛：相同的 FC 实现引擎，相同的目标 %Vth 单元比例
5nm 案例结果： - 3 倍更快（15 小时 vs 60 小时） - 21 倍生产力（一次 7 个并行运行） - 97.5% 预测精度（WNS 误差在 10% 以内） - RTLA 到 FC 的收敛：Double Shift Left
16. 导航到 SolvNetPlus RTL Architect 登录页面
需要许可证才能看到 RTL Architect 选项。可用资源：视频、实验、概述、指南。
17. 致谢
图片索引
共 210 张图片，存放于 SNUG_CN_Min_Simply_Better_RTL_paper_images/ 目录。
第 1 页：RTL Architect 标题 第 2 页：Synopsys 保密声明 第 3 页：近期新闻 (Press-Imagination, SNUG-Arteris, Webinar-RISC-V, SNUG-Meta, Blog-Verdi Integration) 第 4 页：RTL Architect 四大支柱概览 第 5 页：RTL Architect 如何交付价值（左移设计流程对比图） 第 6 页：统一 GUI 工作台（多种视图：逻辑层次、扁平化树、单元、布局、RTL 代码、X-Probe） 第 7 页：Verdi 调试界面集成 第 8 页：关键技术 - 融合平台集成 第 9 页：关键使用模式概览（拥塞、功耗、布局规划、约束、探索、重构、自动分区、存储器、综合、DFT、时序） 第 10 页：改善 RTL 性能 - 时序瓶颈定位 第 11 页：减少 RTL 拥塞 - 逻辑 vs 布局区分 第 12 页：预测 RTL 功耗 - 详细报告、PrimePower RTL 引擎、AP SoC 案例（节省 3% 功耗） 第 13 页：全面的 RTL 布局规划流程 第 14 页：RTL 架构规划改善 TAT - 重构、多实例分组、3 倍 TAT 加速 第 15 页：自动分区改善拥塞 - 84M 实例案例（2 倍 FP 收敛、18% 更少引脚） 第 16 页：并行 RTL 探索 第 17 页：One Synopsys 价值链接 - 全工具链集成图 第 18 页：RTL Architect + Fusion Compiler - 5nm 案例（3 倍更快、97.5% 预测精度） 第 19 页：SolvNetPlus 导航页面 第 20 页：致谢页 第 21 页：空白页