UR Scout：基于RTLA综合的布图规划质量增强工具
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UR Scout：基于RTLA综合的布图规划质量增强工具
会议: SNUG Taiwan 2023
作者: Jerry Kao, Norse Cheng (郑泰禹), Will Lin (MediaTek)
页数: 16
源文件: SNUG_TW_Cheng_OneTeam_Meeting_Urate_Sweeping_Exploration_paper.pdf
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UR Scout：基于RTLA综合的精确高效 布图规划质量增强工具
Jerry Kao, Norse Cheng, Will Lin MediaTek 联发科
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议程
- 背景 - 成果 - 实验 - 总结
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UR与拥塞
以城市发展为例： - UR：人口密度 - 拥塞：交通堵塞
高UR但实现低拥塞：新加坡——归功于良好的城市布图规划 （轨道站点10分钟步行距离范围内覆盖80%居民）
低UR -> 郊区或乡村 高UR -> 城市或大都市 -> 高拥塞
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背景 — UR在芯片设计中的重要性
- 利用率 UR是衡量芯片竞争力的关键指标 - 逻辑面积 / UR = 芯片框架尺寸 -> UR越高 ∝ 芯片框架尺寸越小 - 芯片尺寸小型化主导电子市场 - 可实现的UR受到定义拥塞值的约束，可通过改进设计的布图规划质量来提高
低可实现UR：拥塞随芯片尺寸缩小而快速增加 高可实现UR：拥塞随芯片尺寸缩小而缓慢增加
拥塞热点
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背景 — 布图规划是一门艺术（手工艺）
布图规划可能受以下因素影响： - 设计复杂性：IO端口、存储器/模拟/数字宏单元、电源域、模块分组 - 物理约束：框架宽高比、矩形形状、电源域形状、代工厂设计规则（如宏单元间距、宏单元到边界间距、宏单元朝向）、设计指南 - 由于影响因素过多，布局规划 Floorplan主要由工程师手动准备，以追求卓越的布图规划质量，即使是UR探索
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背景 — 设计阶段的UR探索
- 在模块级设计的形状和尺寸最终确定之前的早期设计阶段，有一个探索每个模块可实现的最大UR的阶段 - 其目的是就PPA 功耗性能面积和UR目标而言，为每个模块级设计找到最佳布图规划策略 - 如果布图规划质量不可接受，设计者将开始微调模块尺寸和形状，然后重新进行UR探索
流程： 项目启动 -> 顶层划分 -> 预测每个模块级的尺寸和引脚 -> UR探索 -> 目标设定(PPA和UR) -> 布图规划质量是否满足？ - 是 -> 最终确定每个模块的尺寸和形状 - 否 -> 调整模块尺寸和形状 -> 返回UR探索
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背景 — 探索UR令人精疲力竭
- 手动准备布图规划是时间和人力资源的负担 - 在布图规划上验证可布线性也需要时间 - 基本上不是一次性工作，需要迭代来收敛最终UR - 此外，一旦形状或模块尺寸改变，UR探索需要重新进行
迭代： 第1次迭代：准备第1版布图规划 -> 综合 -> 检查可布线性 -> UR55/UR60/UR65/UR66/UR67/UR68 第2次迭代：准备第2版布图规划 -> 综合 -> 检查可布线性 -> 可实现最大UR
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问题陈述与解决方案
- 设计者应该有兴趣考虑以下问题： - Q1: 如何在UR探索过程中节省运行时间但保持精度？ - Q2: 如何提高UR？ - 针对以上问题，我们的答案是使用基于RTLA RTL架构级的UR探索流程"UR-scout" - UR-scout成果： - 对于Q1：与常规SYN/APR工具相比，性能差距<5%，运行时间节省最多90% - 对于Q2：逻辑密度改进最多5%
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我们在哪里采用UR-Scout？
- UR-scout预期在UR探索和调整模块尺寸形状方面提供运行时间节省的益处 - 由于运行时间节省，设计者可以获得更多时间来对设计拥塞瓶颈进行分析，并有机会在修复后进一步提高UR - 出于以上目的，我们选择RTLA RTL架构级来实现UR-scout流程
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为什么选择RTLA？
1. 在早期设计阶段，布图规划质量不是UR探索的主要因素——利用工具生成更高效 2. 轻量级SYN/APR工具：RTLA具有强大的运行时间节省能力，同时保持良好精度 3. RTLA-PSE的多设计空间探索： - 用户友好的界面支持以下扫描： - 布图规划相关：利用率、宽高比、形状 - 工具选项 - 不同RTL - 设计参数：库、供电电源、变量、最大布线层 - 仅需1个RTLA许可证即可自动启动最多8个并行运行 - 提供仪表盘统一展示所有结果
RTLA-PSE原理图
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实验结果
Q1：如何在UR探索过程中节省运行时间但保持精度？
1. UR-scout采用RTLA。基于我们在先进节点的7个数字电路，它与Fusion Compiler的时序差距<5%，单次运行TAT节省25%~57%
| Design | A | B | C | D | E | F | G |
| Performance Error (RTLA vs FC) | 0.4% | 1.4% | 2.8% | 0.1% | 0.1% | 1.0% | 4.5% |
| TAT (Rel. Diff) | -25% | -57% | -43% | -54% | -30% | -47% | -56% |
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实验结果（续）
Q1：如何在UR探索过程中节省运行时间但保持精度？
2. 对于UR探索，UR-scout采用RTLA-PSE特性支持并行运行，通过布图规划扫描（目标UR、宽高比、形状）逼近可实现UR，从而减少迭代次数 - 采用RTLA-PSE探索UR相对于FC可节省60%~90% TAT
| Design | x | y | z |
| Rel. Diff (RTLA-PSE vs FC TAT) | -90% | -60% | -71% |
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实验结果（续）
Q2：如何提高UR？
采用RTLA-PSE基于不同UR进行布图规划扫描。UR-scout从仪表盘结果检测拥塞瓶颈。在修复问题后，可实现UR最多提高5%。
无修复拥塞瓶颈时： - UR 69%：拥塞0.26% - UR 74%：拥塞1.34%（瓶颈）
由于UR-scout，拥塞瓶颈被检测并分析： - UR 69%：拥塞0.41% - UR 74%：拥塞0.62% - 检测到UR74%是拥塞瓶颈，开始调试 - 此时UR69%是可实现的UR - 修复bug后，UR74%成为新的可实现UR（+5%）
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额外发现 — 最大UR并不最小化芯片尺寸
发现一个设计中其最大可实现UR案例并未提供最小芯片尺寸： - UR_M > UR_O，但 Size_M > Size_O - 盲目追求最大化UR可能反而降低良率 - 另一方面，UR-scout可以检测并防止这种情况
真实案例：
| UR84% | UR85% | |
| 逻辑面积 | 100% (REF) | 102.3% |
| 芯片尺寸 | 100% (REF) | 101.1% |
最大UR并不最小化芯片尺寸！逻辑面积+2.3%，芯片尺寸+1.1%
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总结
- 基于RTLA-PSE特性的UR-scout减少了探索可实现UR的运行时间和手动准备布图规划的人力资源 - UR-scout相对于常规SYN/APR工具提供<5%的性能差距和最多90%的运行时间节省 - UR-scout的运行时间节省为设计者提供了额外时间来进行约束瓶颈调试。在我们的案例研究中，解决约束问题后成功将UR最多提高了5%
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谢谢！ YOUR INNOVATION YOUR COMMUNITY
图片索引
本文共 57 张图片，为PPT型论文，存放于 _images/ 目录。
第1-2页：标题页和议程 第3页：UR与拥塞的城市类比 第4页：UR在芯片设计中的重要性 第5页：布图规划影响因素 第6页：设计阶段UR探索流程 第7页：UR探索迭代 第8页：问题陈述与解决方案 第9页：UR-Scout采用位置 第10页：RTLA-PSE原理 第11-13页：实验结果 第14页：额外发现 第15页：总结 第16页：致谢