使用多位寄存器结合DC Graphical和IC Compiler降低高性能设计中的时钟动态功耗
SNUG Silicon Valley 2015
2015
26 页
使用多位寄存器结合DC Graphical和IC Compiler降低时钟动态功耗
作者: Venkataraman Srinivasagam, 技术主管, Cisco Systems Inc., SNUG San Jose 2015
Cisco硅工程
重点领域: PPA 功耗性能面积, 成本, 进度 - 高端网络芯片 - 28nm和16FF工艺节点 - 芯片面积约400平方毫米 - 时钟运行频率500 MHz至1 GHz - 5000万以上实例，超过50个子芯片 - 5000+物理存储器切割
议程
- 网络芯片中的功耗挑战 - 多位寄存器流程描述 - 案例研究与结果
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