扫描测试期间的电源完整性挑战 — 缓解电气挑战的案例研究

SNUG Singapore 2015 2015 24 页

扫描测试期间的电源完整性挑战

会议: SNUG Singapore 2015 作者: Shakil Ahmad, Himanshu Kukreja (Lantiq Asia Pacific Pte Ltd) 页数: 24

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SNUG 2015，新加坡，2015年8月21日 扫描测试期间的电源完整性挑战 — 缓解电气挑战的案例研究

第2页 — 议程

- 问题陈述 - SoC设计信息 - 初始观察 - 实验与结果 - 结论

第3-4页 — 问题陈述

Vdd vs Period Shmoo测试：周期与内部时钟频率成比例相关。在标称电压Vddnom处通过余量低，在最低电压Vddmin处失败。期望情况是在Vddmin处能以一定余量通过。

At-Speed ATPG 自动测试向量生成 pattern shmoo在低电压处失败，表明电源完整性 Power Integrity问题导致测试逃逸风险。

第5-6页 — SoC设计信息

- 50 mm2，40nm工艺芯片 - 150万时序元件 - 全扫描设计：HASS流程（混合集成压缩） - 按分区扫描实施 - 23个片上时钟控制器 OCC，频率范围从75MHz到800MHz - 多时钟域，多个扫描分区

第7-12页 — 初始观察

分析表明： - 扫描移位阶段：高翻转活动导致显著IR Drop 电压降 - 时钟错开（Clock Staggering）不足：多个时钟域同时翻转加剧峰值电流 - OCC捕获脉冲时序窗口内，电源网格无法充分恢复 - 高压缩比导致大量扫描链同时移位

关键发现：移位功耗远高于功能模式功耗，因为扫描模式下几乎100%的触发器都在翻转，而功能模式下通常只有30-50%。

第13-20页 — 实验与结果

实验措施： 1. 时钟错开优化：将多个OCC的移位时钟相位错开，降低瞬时峰值电流 2. 扫描链重排序：基于物理位置重新排序扫描链，减少局部热点 3. 双沿移位：部分扫描链使用负沿触发，平衡正负半周期的电流需求 4. 分段捕获：在不同捕获窗口激活不同时钟域 5. 电源网格增强：局部增加去耦电容

结果： - Vddmin处通过余量从0mV改善到>50mV - 峰值IR Drop降低约35% - 扫描移位频率得以保持（未降频） - 测试覆盖率保持99%以上 - 测试时间增加控制在5%以内

第21-24页 — 结论

扫描测试期间的电源完整性 Power Integrity是多时钟域、高压缩比设计的重大挑战。通过IR Drop感知的DFT架构（时钟错开、扫描链排序、分段捕获），可以在不显著增加测试时间的前提下，确保At-Speed ATPG在完整电压范围内通过。

图片索引

本文共71张图片（PPT格式），存放于 SNUG_TPC_DFT_Dorso_Untitled_paper_2_images/ 目录。涵盖问题陈述、SoC信息、初始观察数据、Vdd shmoo图、IR Drop热力图、时钟错开波形、实验结果对比等。