DFTMAX-Ultra在超低引脚数设计中实现高测试覆盖率——嵌入测试模式控制器

SNUG France 2016 2016 21 页

DFTMAX-Ultra在超低引脚数设计中实现高测试覆盖率

会议: SNUG France 2016 作者: Mohrad Mammasse (STMicroelectronics) 页数: 21 源文件: SNUG_TPC_DFT_Dorso_Untitled_paper_4.pdf

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图1：标题页

SNUG France, 2016年6月28日 DFTMAX-Ultra在嵌入测试模式控制器的超低引脚数设计中实现高测试覆盖率 Mohrad Mammasse, STMicroelectronics

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图2：议程

议程 - 挑战 - 测试解决方案 - 生成的测试向量 - 结论

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图3-5：挑战

设计挑战： - 小型但复杂的 SoC，包含存储器和模拟 IP - 超小引脚数封装：8 引脚或 12 引脚，无直接访问复位和时钟引脚

测试挑战： - 低成本测试设备，测试引脚和存储器深度有限 - 有限的模拟测量能力 - 需要嵌入式测试引擎来启动存储器测试

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图6-20：测试解决方案和结果

测试解决方案： 使用 DFTMAX Ultra 配合TMC 测试模式控制器（Test Mode Controller）实现： - 通过 TMC 管理测试模式进入和退出 - 使用极少的测试引脚实现高测试覆盖率 Test Coverage - 压缩扫描链以减少测试数据量和测试时间 - 嵌入式存储器 BIST 的集成控制

结论： DFTMAX-Ultra 配合 TMC 成功在超低引脚数封装中实现了高测试覆盖率，满足低成本测试设备的要求。

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图21：致谢

图片索引

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