实现DFT仿真10倍性能提升

实现DFT仿真10倍性能提升

会议: SNUG Boston 2019 作者: Jerry Fremaint (Broadcom Inc.), Kevin Geiger (Synopsys Inc.) 页数: 40 (PPT演示文稿) 源文件: SNUG_TPC_DFT_Dorso_snugboston2019usertemplate_paper.pdf

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什么是DFT仿真？

量产测试模式

- 顶层/全芯片仿真 - 应用于量产测试筛选 - 针对特定自动测试设备 ATE - 配置到特定的被测器件（DUT）硬件 - 晶圆测试（Wafer die tests） - 封装测试（Package tests）

测试模式示例

- JTAG IEEE 1149.1测试模式（边界扫描） - IJTAG IEEE 1687模式（仪器控制） - 工艺监测器 - 存储器BIST - 逻辑BIST和扫描模式

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DFT仿真的挑战

- 仿真时间：全芯片DFT模式仿真耗时数小时甚至数天 - 模式数量：量产测试模式数量巨大（数千个模式） - 复杂度：每个模式序列需要数万到数百万个时钟周期 - 并行化难度：模式之间的依赖关系 - 调试困难：时序违例定位耗时

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10倍性能提升方案

1. 仿真架构优化

- 层次化仿真：模块级仿真 + 顶层集成 - 选择性仿真：仅仿真相关的测试模式 - 增量编译：避免全设计重新编译

2. 并行仿真策略

- 模式级并行：在多个仿真服务器上并行运行不同测试模式 - 时序独立模式：识别并合并无时序依赖的模式 - 使用VCS多核并行仿真特性

3. 硬件加速

- ZeBu仿真加速：将关键DFT模式映射到硬件仿真器 - 仿真器/仿真混合环境：减少顶层仿真负载

4. Broadcom经验

- 通过优化的DFT仿真流程实现10倍速度提升 - 自动化测试模式分发和结果收集 - ATE模式格式的早期验证

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总结

通过优化仿真架构、并行策略和硬件加速，DFT仿真性能可以达到10倍提升，显著缩短产品上市时间。

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图片索引

本文为PPT演示文稿，共40页，142张图片，存放于_images/目录。