IC Compiler II在前沿节点设计中的优势

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IC Compiler II在前沿节点设计中的优势

会议: SNUG TPC APR 2017 作者: Jhen-Long Jiang, Chien-Chih Lin (Mstar Semiconductor, Hsinchu, Taiwan) 页数: 20 源文件: SNUG_TPC_APR_Lin(林建志)_The_Benefit_in_LeadingEdge_Node_with_Compiler_JhenLong_paper.pdf

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IC Compiler II在前沿节点设计中的优势

Jhen-Long Jiang Chien-Chih Lin Mstar Semiconductor 晨星半导体 Hsinchu, Taiwan http://www.mstarsemi.com

摘要

本文介绍了使用IC CompilerI的全新前沿节点设计框架。随着设计复杂度的不断增加，性能和面积对于高速设计具有实际重要意义。为解决此问题，我们探索了前沿节点设计的优势。与传统节点不同，基于vt选择的框架和HRO单元拓扑可以帮助在性能、功耗和面积之间取得权衡。IC CompilerI的布局器也能原生遵守水平和垂直布局约束规则。对于新光刻工艺，布线阶段需要考虑双重图案化，布线算法解决设计规则和复杂约束。此外，IC CompilerI完全处理前沿节点设计流程。与不使用HRO单元的设计相比，前沿节点设计可以进一步降低功耗/面积并提升性能。

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IC Compiler II在前沿节点设计中的优势 — 目录

1. 引言 ....................................................................................................................................... 5 1.1 回顾与先前工作 ................................................................................................................ 5 1.2 论文组织 ............................................................................................................................ 5 2. 预备知识 ............................................................................................................................... 6 2.1 设计概述 ............................................................................................................................ 6 2.2 设计挑战 ............................................................................................................................ 6 2.3 解决思路 ............................................................................................................................ 7 3. IC Compiler II解决方案与流程 .......................................................................................... 9 3.1 IC Compiler II解决方案概述 ........................................................................................... 9 3.2 布图规划设置 .................................................................................................................... 9 3.3 布局设置 .......................................................................................................................... 10 3.4 布线设置 .......................................................................................................................... 12 3.4.1 DPT奇环问题 ............................................................................................................... 12 3.4.2 DPT奇环问题解决方法 .............................................................................................. 13 3.4.3 硬宏单元DPT引脚访问问题 ..................................................................................... 15 4. 实验结果 ............................................................................................................................. 17 5. 结论 ..................................................................................................................................... 19 6. 参考文献 ............................................................................................................................. 20

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图表目录

图1：先进设计的技术领导者。各技术节点的start和tape-out增长数量 图2：前沿节点的变化 图3：先进节点的设计挑战 图4：合法化器原生支持前沿节点单元拓扑示例 图5：使用IC Compiler II实现的前沿节点物理设计流程 图6：HRO单元布局水平和垂直约束示例 图7：HRO单元布局植入约束示例 图8：DPT奇环问题示例 图9：带DPT奇环的版图示例及解决方案 图10：另一个带DPT奇环的版图示例及解决方案 图11：扁平化设计优化导致DPT奇环形成示例 图12：硬宏单元DPT奇环解决方案 图13：HRO单元合法化结果

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表格目录

表1：前沿节点流程收敛结果 表2：前沿节点PPA结果

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1. 引言

1.1 回顾与先前工作

随着设计变得越来越复杂，半导体技术的改进似乎无法维持摩尔定律[1]。在追求高性能的过程中，工艺技术节点和器件结构起着重要作用。如今，技术节点已在16nm以下，平面型MOSFET[2]无法提供良好性能，已被多栅极场效应晶体管所取代。在众多类型的非平面和多栅极晶体管架构中，FinFET 鳍式场效应晶体管器件[3]符合公司关键需求和制造可行性。进入16nm节点后，IC行业已将FinFET器件视为工艺技术。由于FinFET的器件实现方式多种多样，新的技术节点已被提出以改进其性能、功耗和面积。

图1说明了每个连续节点上各次流片的趋势。在32/28nm之前符合预期，大约每两年流片数量翻倍，基本等同于摩尔定律。在32/28nm之后，趋势落后于预期。将技术节点缩小到纳米级别的挑战变得更加严峻。

图1：先进设计的技术领导者

1.2 论文组织

本文其余部分组织如下。第2章首先总结前沿节点设计概述和挑战，然后描述前沿节点设计的思路，定义单元拓扑探索。第3章将我们的方法应用于IC CompilerI上实现前沿节点设计流程的改进。最后，第4章展示实验结果并在第5章得出结论。

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2. 预备知识

2.1 设计概述

图2展示了前沿节点的变化，主要包括三个部分：制造规则、工艺缩放和FinFET 鳍式场效应晶体管器件。首先，前沿节点设计有新的复杂物理设计约束，如双重图案化 DPT、布线规则和布局规则。此外，时序性能是高速设计的关键问题。前沿节点的第二个变化与工艺相关。由于器件缩小，工艺密度、导线/过孔电阻、引脚访问方法、电源地复杂性和信号电迁移 EM与旧技术节点显著不同。最后，最先进的FinFET器件具有新的电阻寄生模式、更低的供电电压和有效的动态功耗。前沿节点集成了上述新设计变化并呈现了新的挑战。

图2：前沿节点的变化

2.2 设计挑战

由于FinFET的器件实现方式多种多样，前沿节点电路设计已为逻辑单元和SRAM提出了FinFET方案以改进其性能、功耗、面积或变异性。尽管前沿节点设计具有诸多优势，但它也带来了新的挑战，如设计规范、工艺技术成本、功耗相关问题和IR Drop 电压降/电迁移 EM主题。此外，标准单元、多VT、track选择及其对功耗、性能和面积的影响如图3所示。

作为前沿节点设计的重大挑战，定制EDA设计工具扮演着不可或缺的角色。因此，拥有一个能够辅助前沿节点设计流程以改进设计性能、面积和功耗的设计工具至关重要。此外，它还需能减少运行时间和迭代，高效实现前沿节点设计流程收敛。IC CompilerI是这样一个设计工具。Synopsys的IC CompilerI是一个完整的布局布线系统，为前沿节点设计提供业界最佳的结果质量(QoR)。在IC CompilerI布局、布线和IC Validator物理签核流程中，前沿节点设计流程得到完全支持。

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图3：先进节点的设计挑战

2.3 解决思路

由于前沿节点比以前变化显著更大，物理实现流程的解决思路需要重新审视。考虑PPA 功耗性能面积权衡，前沿节点框架的思考观点如下：

- 功能丰富性：前沿节点具有CMOS风格和FinFET逻辑门实现的多种布尔函数 - 驱动强度递进：[4]详细阐述了FinFET逻辑门的三种模式：(1)SG模式 (2)低功耗模式 (3)IG模式。SG模式在FinFET和MOSFET三种模式中提供最佳驱动能力以优化单元库尺寸。由于FinFET具有更好的驱动强度能力，前沿节点的性能容易实现 - 面积和性能实现：前沿节点的缩小技术具有面积优势，通过多VT、标准单元和track选择方法获得面积和性能权衡 - 数据通路/多位单元：与过去的技术节点不同，在前沿节点中优化复杂数据通路和多位单元对于性能探索以及具有功能丰富性的时钟树平衡至关重要 - 特殊电源管理单元：尽管FinFET器件已经获得了功耗性能提升，前沿节点单元库需要准备特殊功耗单元以减少动态和泄漏功耗。我们认为拥有功耗管理机制非常重要 - 库可变性：设计工具为各种单元库提供丰富的帮助和支持 - 库准备流程：最先进的设计工具完全支持布局布线物理设计流程 - 布局器合法性：设计工具完全支持复杂布局方法 - 布线器的可布线性：鉴于复杂的布线设计规则，设计工具的布线器提供了实现设计高可布线性的方法

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- 前沿节点特殊约束：对于前沿节点中的其他复杂特殊约束，我们期望设计工具能够相比旧技术节点实现高PPA

根据前沿节点解决思路的PPA权衡，标准单元和电压的选择方法对布局布线工具至关重要。因此，根据此需求，我们定义了前沿节点中的单元拓扑：

1. mTrack单元：mT单元 2. 双倍高度mTrack单元：2mT单元 3. 三倍高度mTrack单元：3mT单元 4. 半行偏移双倍高度mTrack单元：HRO-2mT单元 5. 半行偏移三倍高度mTrack单元：HRO-3mT单元 6. 半mTrack单元：HmT单元

图4说明了合法化器原生支持前沿节点单元拓扑的示例。首先，mT、2mT和3mT单元是传统的on-track单元拓扑，可以旋转。其次，与传统on-power-rail单元不同，新的HRO-2mT和HRO-3mT单元具有半行偏移，偏移部分由HmT单元填充。HRO单元也可以任意旋转。

与旧技术节点不同，这种单元定义有利于芯片面积和单元库可变性。例如，由于HRO单元具有不对称电源轨，HRO单元适用于特殊电源管理单元，并且芯片面积更加紧凑。

图4：合法化器原生支持前沿节点单元拓扑示例

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3. IC Compiler II解决方案与流程

本节概述前沿节点物理设计流程，并正式介绍IC CompilerI在复杂布局和布线约束方面的解决方案，以获得PPA 功耗性能面积权衡。

3.1 IC Compiler II解决方案概述

图5是使用IC CompilerI的整体前沿节点物理设计流程框架的说明。首先，在库准备阶段需要检查site_name，对应不同的单元拓扑。其次，在布图规划阶段，创建对应每个site_name的特殊站点，并需要进行边界/Tap单元处理。此外，需要考虑布线约束——双重图案化，为IP边界创建指定不同金属间距的特殊布线导引。在布局阶段，根据单元拓扑为mT和nMT单元设置合法化器，并设置布局应用选项控制HRO单元使用。另一方面，为HRO单元相关的水平和垂直约束设置合法化器以优化布局。此外，设置应用选项以实施双重图案化约束的布线算法。最后，在整个芯片的基础层上填充HmT单元。

图5：使用IC Compiler II实现的前沿节点物理设计流程

3.2 布图规划设置

如前所述，在IC CompilerI布图规划阶段需要设置特殊site名称的应用选项：

为不同类型单元向合法化器提供site名称信息： 

set_app_options \
   -block [current_block] \
   -list {place.legalize.inbound_sitedef_name "HROunit"}
set_app_options \
   -block [current_block] \
   -list {place.legalize.inbound_sitedef_name "mTunit"}

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set_app_options \
   -block [current_block] \
   -list {place.legalize.inbound_sitedef_name "HmTunit"}

由于并非每个单元库都有HRO单元，HRO单元合法化应用选项必须对IC CompilerI优化设为true：

启用HRO单元合法化： 

set_app_options \
   -block [current_block] \
   -list {place.legalize.support_inbound_cell_legalization true}

3.3 布局设置

HRO单元的优点是速度更快，但比其他单元消耗更多功耗。IC CompilerI提供灵活的方法来控制HRO单元使用，需要在每个阶段使用set_lib_cell_purpose命令开启/关闭HRO单元：

在布局阶段的final_placement阶段之后开启HRO单元： 

set_lib_cell_purpose \
   -include none [get_lib_cells -filter site_name == "HROunit"]
place_opt -to initial_opto
set_lib_cell_purpose \
   -include none [get_lib_cells -filter site_name == "HROunit"] \
   -list {place.legalize.inbound_sitedef_name "mTunit"}
place_opt -from final_place

基础层的布局相关设置： 

set_app_options -name \
   place.rules.min_od_filler_size -value rule_number
set_app_options -name \
   place.rules.min_vt_filler_size -value rule_number

根据库的前端层的通用布局设置： 

set_app_options -name \
   place.rules.pode_mode -value 0
set_app_options -list \
   {place.legalize.cpode_max_vertical_stacked_length_rule_number}
set_app_options -list \
   {place.legalize.od_max_horizontal_length_rule_number}
set_app_options -list \
   {place.legalize.code_exception_cells "cell_names"}

此外，需要考虑HRO相关的水平和垂直约束。水平违示例见图6(A)，连续水平边长度计算从第一个发生垂直重叠的单元开始，到接触或不接触的转角单元结束。正常邻接不会触发规则。IC CompilerI的合法化器原生遵守水平布局约束规则，如图6(B)所示。在此方面，HRO单元具有垂直约束——连续垂直边高度违例，如图6(C)所示。当然，要避免直线邻接并通过合法化器打破设计规则，如图6(D)所示。图6(E)说明了左手边的mT单元会打破连续垂直线规则，合法化器同样遵守约束。

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图6：HRO单元布局水平和垂直约束示例

在IC CompilerI中设置应用选项和命令以克服布局阶段的水平和垂直约束：

设置最大连续水平边长度： 

set_app_options -list \
   {place.legalize.max_horizontal_inbound_alignment_length_rule_number}

启用合法化器处理这两种违例： 

package require snpsPlaceSETT
embed_incremental_eco_legalization -rules \
   {max_horiz_inbound_align_length}

报告违例： 

2D_check_legality -rules {max_horiz_inbound_align_length}

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设置最大连续垂直边长度： 

set_app_options -list \
   {place.legalize.max_vertical_inbound_alignment_length_rule_number}

启用合法化器处理这两种违例： 

package require snpsPlaceSETT
embed_incremental_eco_legalization -rules \
   {max_vert_inbound_align_length}

报告违例： 

2D_check_legality -rules {max_vert_inbound_align_length}

此外，HRO单元具有最小植入约束。因此，HRO植入需求必须大于最小约束，这取决于技术。两个示例如图7所示，布局器将原生处理这些约束。

图7：HRO单元布局植入约束示例

3.4 布线设置

双重图案化 DPT是光刻工艺中使用的一种技术。Xu等人[5]将版图分解和着色问题视为二着色问题。本节概述DPT奇环问题并提出布线阶段的IC CompilerI解决方案。

3.4.1 DPT奇环问题

DPT奇环由奇数个形状形成，所有相邻对之间的距离小于DPT间距，如图8(A)所示。另一个最简单的双重图案化案例如图8(B)所示，有五个金属，每个必须着色与相邻形状不同，显然用两种颜色绕一圈是不可能的。因此，版图不能被着两种颜色且在此案例中违反了设计规则。

图8：DPT奇环问题示例

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3.4.2 DPT奇环问题解决方法

IC CompilerI提供了四种DPT感知机制来避免这种设计规则。首先，机制1和2说明不允许非首选方向布线和金属上的仅矩形规则。其次，机制3限制布线必须在导线上。最后，IC CompilerI始终在金属线端保持大于DPT间距，如机制4所示。

四种DPT感知机制总结： 1. 1-D布线：nonPreferredRouteMode = 1 2. 仅矩形规则：hasRectangleOnly = 1 3. 网格布线：onWireTrack = 1 4. 线端保持大于DPT间距：lineEndSpacing > DPT_spacing

图9(A)展示了有DPT奇环违例的版图示例，金属"E"违反机制1、2和4。金属"B"的违例是非网格布线，金属"C"和"D"的线端间距小于DPT间距。图9(B)说明如何使用每种方法将原始版图分解为两个新层，因此尽管金属"D"和"C"有违例，版图仍可着为深蓝色和红色，如图9(C)所示。图10展示了另一个示例，与图9(B)不同，金属"C"和"D"没有DPT间距违例，形成偶环，如图10(B)所示，版图可着为两种颜色，如图10(C)。

图9：带DPT奇环的版图示例

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图10：另一个带DPT奇环的版图示例

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3.4.3 硬宏单元DPT引脚访问问题

由于宏单元的形状不可见，只有宏单元的提取引脚形状在顶层可见，顶层和宏单元的形状之间可能存在不可检测的DPT奇环。如图11所示，尽管顶层和宏单元各自都没有DPT奇环违例，顶层和宏单元的合并很可能导致DPT奇环违例。因此，在扁平化设计下分析或优化DPT奇环不切实际。

图11：扁平化设计优化导致DPT奇环形成示例

前沿节点提供了五种高效的机制来解决此问题： 1. 更长的宏引脚且在网格上 2. 在引脚周围创建布线阻塞 3. 沿边界创建布线阻塞 4. 沿边界和引脚创建布局阻塞 5. 每个引脚间距大于DPT规则

如图12(A)和(B)所示，与图12(A)中的原始宏引脚不同，前沿节点的宏引脚间距比原始间距更长，以防止顶层形成奇环。接下来，前沿节点不仅在硬宏单元的引脚和边界周围创建布线阻塞，还创建布局阻塞，以防止由其他单元或金属形成的奇环，如图12(B)所示。最后，如图12(C)所示，前沿节点确保每个引脚之间的间距必须大于DPT规则并直接访问引脚。

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图12：硬宏单元DPT奇环解决方案

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4. 实验结果

作为我们方法的验证，我们获取了三个SoC模块由我们的框架自动优化。我们的方法使用IC CompilerI 2016.12-SP5版本实现，实施整体前沿节点框架如下：

1. SoC Block 1 带HRO单元 2. SoC Block 1 不带HRO单元 3. SoC Block 2 带HRO单元 4. SoC Block 2 不带HRO单元 5. SoC Block 3 带HRO单元 6. SoC Block 3 不带HRO单元

表1显示了SoC Block 1带和不带HRO单元的布线结果。根据定义，布局器可以通过单元拓扑之间的选择，搜索性能和面积之间的最佳权衡。由于IC CompilerI具有解决双重图案化 DPT等复杂布线规则的能力，我们的方法获得了良好的DRC短路结果。尽管带HRO单元的模块在R2R（寄存器到寄存器）时序性能上不如不带HRO单元的模块，但带HRO单元的模块相比不带HRO单元的模块已实现81%的面积缩减。在泄漏功耗对比方面，我们提出的框架比不带HRO单元的模块减少了83%。对于DRC短路结果，带HRO单元的模块比不带HRO单元的模块质量更好。此外，带HRO单元的模块相比不带HRO单元的流程运行时间有所改进，这是整体面积缩放和强大的IC CompilerI的结果。

表1：前沿节点流程收敛结果

SoC Block 1With HRO CellWithout HRO Cell
Area (uM2)0.29M0.36M
HRO Percentage (%)6.10
Instance Count0.7M0.8M
WNS/TNS/NVP (R2R)-0.024/-0.027/3-0.015/-0.02/2
DRC Short09
Leakage Power (uW)4554
Flow Run Time (hours)16.241

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我们的方法也能够处理更大规模的模块。表2列出了所有三个设计带或不带HRO单元的结果。如我们所见，除Block 1 R2R时序外，所有性能指标均有显著改善。Block 1和Block 2带HRO单元的R2R时序（WNS、TNS和NVP）相比不带HRO单元实现了总体改善。在面积比较方面，带HRO单元的模块比不带HRO单元的模块分别实现了80%、85%和84%的缩减。对于时序结果和泄漏功耗，带HRO单元的模块以约6%~9%的HRO使用率达到了更好的质量。我们提出的框架还分别比不带HRO单元实现了253%、174%和135%的运行时间改进。

表2：前沿节点PPA结果

BlockSoC Block 1 HROSoC Block 1 Non-HROSoC Block 2 HROSoC Block 2 Non-HROSoC Block 3 HROSoC Block 3 Non-HRO
Area (uM2)0.29M0.36M1.16M1.35M1.49M1.76M
HRO Percentage (%)6.108.207.80
Instance Count0.7M0.8M2.1M2.38M2.52M2.81M
WNS/TNS/NVP (R2R)-0.024/-0.027/3-0.015/-0.02/2-0.067/-0.069/2-0.168/-23.434/258-0.038/-19.5/1066-0.181/-41.1/1677
DRC Short0933592346
Leakage Power (uW)45541251512529
Flow Run Time (hours)16.24163110160217.5

图13是合法化后HRO单元的图示。HRO单元以白色高亮显示，HmT单元以红色高亮显示，其他绿色高亮的是mT单元。总的来说，前沿节点中单元拓扑结合复杂方法导致更紧凑的设计，IC CompilerI完全支持我们的框架。

图13：HRO单元合法化结果

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5. 结论

在本文中，我们提出了一个使用IC CompilerI进行前沿节点性能、功耗和面积最大化探索的框架。我们的主要贡献在于提出的前沿节点框架获得紧凑设计和提高生产力。在布局阶段使用新方法，IC CompilerI成功实现了标准单元、多VT和track选择以及对前沿节点单元拓扑的合法化。在布线阶段，IC CompilerI支持前沿节点所有复杂的双重图案化 DPT设计规则，实现了更好的DRC缩减。作为我们提出方法的验证，通过设计控制每个优化器阶段中HRO单元的比率产生了优势——最佳的PPA 功耗性能面积结果。

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6. 参考文献

[1] Moore, Gordon E. "Cramming More Components onto Integrated Circuits." In Electronics. Retrieved 2016-07-01

[2] U. A. Bakshi; A. P. Godse. "The depletion mode MOSFET." Electronic Circuits. Technical Publications. pp. 8-2 ISBN 978-81-8431-284-3.

[3] Chenming Hu; Bokor, J.; et al. "FinFET - a self-aligned double-gate MOSFET scalable to 20nm." IEEE Transactions on Electron Devices. 47 (12): 2320-2325. doi: 10.1109/16.887014

[4] Prateek Mishra, Anish Muttreja, and Niraj K. Jha. "FinFET Circuit Design." In Nanoelectronic Circuit Design pp 23-54

[5] Yue Xu and C. Chu. "GREMA: graph reduction based efficient mask assignment for double patterning technology." In Proc. Int. Conf. on Computer Aided Design, November 2009.

[6] Synopsys: IC Compiler II User Guide for 2016.12-SP5. In https://www.synopsys.com/.

图片索引

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