16nm节点复杂全芯片低功耗实现案例研究

SNUG 2017 2017 27 页

16nm节点复杂全芯片低功耗实现案例研究

会议: SNUG 2017 作者: Aman Jain, Jay Shah, Pritesh Pawaskar, Mahesh Narayan (Seagate Technology) 页数: 27 源文件: SNUG_TPC_APR_Study_Microsoft_Word_Day2_ID7_TA23_Seagatedocx_paper.pdf

摘要 (Abstract)

本文介绍在16nm节点使用FinFET 鳍式场效应晶体管库进行基于MTCMOS 多阈值CMOS片上电源开关的复杂全芯片低功耗静态验证中遇到的问题和挑战的案例研究。描述了在DC MCMM和布局布线 PnR工具（如IC CompilerI）中自底向上层次化流程的挑战。为优化DC SPG流程，所有电源开关使用布局阻挡层建模以考虑在ICC2输入时种子布局的面积。描述了在前端（FE）和后端（BE）工具之间进行多次迭代来细化布局规划和UPF 统一功耗格式的详细问题。同时呈现了综合和布局布线流程中发现问题的解决方案。分享了为各种IP和宏配置低功耗模式的多种方法，从设计和UPF编码便捷性角度进行了详细分析。最后讨论了从MVRC 多电压规则检查到VCLP VC低功耗验证的迁移，其中一些手动完成的低功耗检查通过编写VCLP自定义规则实现自动化。

1. 引言

SoC电源结构概述：介绍16nm节点的全芯片电源域 Power Domain划分和电源管理架构。

2. 编写UPF——遇到的错误

描述了编写UPF 统一功耗格式过程中遇到的各种错误和解决方案，包括电源网连接错误、供应集定义不一致、隔离策略配置问题等。

3. 低功耗实现挑战

3.1 双轨MV单元

- 多电压单元需要正确的主电源和辅助电源连接 - 双轨单元（Dual Rail cells）的物理实现需要特殊的布局考虑

3.2 自底向上层次化流程

- 使用IC CompilerI进行自底向上的层次化物理实现 - 模块级实现完成后在顶层进行集成 - 电源开关布局和电源网格规划需要跨层次协调 - 布局规划细化需要前端/后端工具的多次迭代

4. DFT挑战

- 多电压设计中DFT 可测试性设计的特殊处理 - 扫描链在电源域边界上的穿越考量 - 常开缓冲器（Always-On Buffer）在扫描路径上的应用

5. 为各种IP配置低功耗模式

- 不同IP具有不同的低功耗需求：可关断、常开、电压可调等 - UPF编码策略：集中式 vs 分布式控制 - 电源状态表定义的灵活性与一致性权衡

6. 从MVRC迁移到VCLP

- VCLP VC低功耗验证相比MVRC 多电压规则检查的自动化程度提升 - 自定义规则编写以满足设计特定检查需求 - VCLP能够提取不符合默认电源域规则的PG连接

7. 结论

16nm节点全芯片低功耗实现需要前端和后端紧密协作。UPF 统一功耗格式作为统一的电源意图描述格式，贯穿RTL 寄存器传输级到GDSII整个流程。VCLP VC低功耗验证替代MVRC提高了验证效率。

8. 参考文献

图片索引

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