ICC2中关键ICG时序优化
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ICC2中关键ICG时序优化
作者: Arthur Nan, Susie Song, NVIDIA, Beijing, China
摘要
随着集成电路变得更加复杂和频率变得更高，时序签核比以前困难得多。特别是对于ICG 集成时钟门控（Integrated Clock Gate）建立时序，时钟结构更加复杂。在本文讨论的设计中，约7%的ICG路径具有关键时序。如果不修复，这些路径将降低设计性能。
本文介绍了几种尝试改善典型模块中ICG时序违规的实验，包括：(1) 对关键场景添加路径slack过度约束；(2) 添加额外的POCV 参数化片上变异 guardband；(3) 为关键ICG违规终点设置额外的路径组；(4) 为关键路径的扇入创建绑定。我们进行了一组DOE（实验设计），然后比较了实验的质量，如建立/保持时序、跳变、功耗、时钟树质量，最终找到了最佳方案，改善了ICG时序违规并为我们带来了最佳效果。
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