2.1GHz ARM Cortex-A55功耗约束存储SoC的实现流程
SNUG 2019
2019
15 页
2.1GHz ARM Cortex-A55功耗约束存储SoC的实现流程
作者: Francis Chockalingam, Glenis Ortiz (Broadcom); Sreedeep Sundaran, Cristian Golovanov (Synopsys)
摘要
闪存存储设备需要高性能嵌入式CPU 中央处理器，同时对功耗有严格限制。ARM Cortex-A55 CPU提供了非常好的每毫瓦性能，但其最大频率由于流水线架构而受限。7nm FinFET 鳍式场效应晶体管技术实现了更大的漏电功耗降低，但动态功耗 Dynamic Power仍然是一个巨大挑战，特别是对于高频CPU。本文探讨了8核ARM Cortex-A55系列CPU集群的实现，以满足TSMC 台积电 7FFP工艺技术中的非常高频率操作要求，其中要求CA55核心运行在2.1GHz，而L3缓存运行在1.6GHz。ICC2 Design Fusion功能以及各种综合和布局布线 PnR设置在推动频率的同时满足CPU性能的动态功耗目标方面发挥了重要作用。设计实现流程还使用大量的有用偏斜 Useful Skew进行时序收敛 Timing Closure，这在层次化时钟树综合 CTS以及CPU集群的多级时钟门控 Clock Gating中带来了额外挑战。ICC2 Design Fusion与基于CCD 并发时钟数据优化的布局和CTS结合，在满足CPU核心时序QoR 结果质量方面发挥了重要作用。时序签核采用建立时间的3-sigma局部变异和保持时序收敛的4.5-sigma。设计实现方法学涉及使用来自仿真的实际向量进行动态IR降 Dynamic IR Drop分析以收紧最小-最大VDD窗口，实现动态功耗优化。
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