使用DCG中的多位寄存器映射低功耗设计技术

使用DCG中的多位寄存器映射低功耗设计技术

作者: Song Juncun, 海思 HiSilicon Technologies Co., Ltd (song.juncun@hisilicon.com, www.huawei.com)

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摘要

低功耗对于深亚微米设计变得越来越具挑战性。众所周知，时钟网络功耗约占动态功耗 Dynamic Power的50%，因此优化芯片的时钟网络功耗至关重要。本文描述了一种低功耗设计技术，使用Design Compiler Graphical的布局感知多位寄存器 Multibit Register映射流程来优化动态功耗，特别是时钟网络功耗。通过在同一子芯片上使用非多位流程和布局感知多位流程从Design Compiler Graphical综合到IC Compiler布局布线的实验，并使用基于CTS后网表的PrimeTime PX进行功耗分析，结果显示时钟网络功耗和总功耗都有显著改善。

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