模块级时钟树改善方法

SNUG 2018 Shanghai 2018 18 页

模块级时钟树改善方法

会议: SNUG 2018 Shanghai 作者: Wayne Bai (AMD) 页数: 18 源文件: SNUG_TPC_CTS_Dorso_Untitled_paper.pdf

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图1：标题页

SNUG 2018 模块级时钟树改善 Wayne Bai, AMD 2018年6月4日，上海

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图2：议程

议程 - sub-16nm 设计中的时钟挑战 - 改善时钟树的方法 - 一种新的时钟结构 - Bounding Sinks - 多模式 时钟树综合 CTS - 结论

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图3：时钟挑战——功耗

时钟挑战 —— 功耗

- 时钟功耗约占总功耗的 30% - 降低时钟树功耗对总功耗优化至关重要 - 多个模块的测试数据表明时钟功耗是主要功耗贡献者之一

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图4：时钟挑战——布线

时钟挑战 —— 布线

sub-16nm 设计中，时钟树布线受到越来越复杂的布线规则限制。时钟网线需要满足更严格的设计规则，同时保持足够的驱动强度。

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图5-17：方法和结果

改善方法： 1. 新的时钟结构设计——优化时钟树拓扑以减少级数和缓冲器数量 2. Bounding Sinks 技术——将时钟接收端分组以最小化时钟偏斜 3. 多模式 CTS——同时优化多个功能模式下的时钟树 4. 时钟门控优化——减少不必要的时钟切换

结论： 提出的方法在 sub-16nm 设计中实现了显著的时钟树质量提升，时钟功耗降低、时钟偏斜减小、时钟树面积优化。

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图18：致谢

图片索引

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