低功耗设计 Low Power Design

低功耗设计 Low Power Design

类型: 概念 | 引用论文数: 38

常见误区

误区一：功耗优化就是把电压降到最低。 降电压有悬崖——near-threshold下延迟变异急剧增大，SRAM读写margin变小。最优电压点是trade-off。

误区二：Clock Gating越多越好。 每个gating cell自己有功耗。如果在一组只有4个寄存器的逻辑上插了clock gating——gating cell功耗可能比省掉的寄存器功耗还大。

误区三：漏电优化只在signoff做。 Power Gating/Multi-Vt/体偏置——如果在物理设计后期才做，修复成本极高。Power intent必须在RTL阶段定义。

思想演变

- 1990s：功耗是移动芯片的事 (1990–2005)：Dennard Scaling仍在生效——每代工艺功耗密度大致不变。 - 2005–2015：Dennard Scaling终结：90nm以下漏电失控。Multi-Core成为应对方案。UPF标准2007年发布。 - 2015–2022：AI时代功耗危机：AI训练芯片功耗从100W飙到700W+。Chiplet架构出现。 - 2022–present：3DIC与AI辅助：3D堆叠——热密度成为第一约束。AI驱动功耗优化自动搜索Pareto前沿。

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