静态时序分析 STA
静态时序分析 STA
概念解析
定义与起源
术语定义：静态时序分析(Static Timing Analysis, STA)是一种不依赖仿真激励向量的时序验证方法。它穷举电路中所有逻辑路径，判断是否满足setup和hold约束。STA不需要输入测试向量——比动态仿真快几个数量级，且能做到100%路径覆盖率。
Synopsys PrimeTime(1995)是业界第一个商用STA工具，至今仍是时序签核的黄金标准。
核心要义
第一，STA分析的是"最坏情况"。 芯片必须保证在最恶劣的PVT条件下满足时序。工程师常犯的错误是"仿真过了就以为稳了"——仿真覆盖一个场景，STA覆盖全部场景。
第二，Setup和Hold是两种完全不同的违规。 Setup violation=数据到达太晚→加快数据路径。Hold violation=数据消失太早→减慢数据路径。两者修复方向相反。
第三，STA的精度取决于时序模型的精度。 NLDM、CCS、LVF——每一代时序模型都在逼近真实晶体管行为。5nm以下SSTA正在取代传统corner-based STA。
实践应用
* 时钟约束是STA基石：错误SDC约束是STA失效的第一大原因。 * OCV余量是一门手艺：太紧→过度设计。太松→硅片fail。先进节点用AOCV和POCV。 * Signoff不仅是跑PrimeTime：包括MCMM、IR Drop感知时序、crosstalk效应。
实战案例
5nm SoC时序签核之战：3000条setup violation。用PrimeTime DMSA发现80%来自3个公共路径的过约束。修正约束后一夜降到200条。——SNUG Silicon Valley 2023
DDR接口时钟偏斜陷阱：DDR5仿真pass但硅片fail。根因STA时钟树模型未考虑PHY内部本地OCV。——SNUG San Jose 2022
跨电压域hold修复：IoT芯片0.6V低电压下hold暴增。改用多阈值电压混合修复策略，面积节省40%。——SNUG Europe 2019
常见误区
误区一：STA过了就万事大吉。 STA用统计模型——不是硅片。真正稳妥的signoff需叠加额外guardband。
误区二：频率越高越难做STA。 低电压才是STA真正的噩梦。near-threshold电压下延迟变异系数急剧增大。
误区三：STA和功能验证是两回事。 CDC路径的时序问题导致亚稳态——这是功能bug。STA和CDC验证必须协同。