时序收敛 Timing Closure
时序收敛 Timing Closure
概念解析
定义与起源
术语定义：时序收敛(Timing Closure)是IC物理设计的终极目标——芯片上每一条时序路径在所有PVT corner下都满足setup和hold约束，且功耗和面积在预算内。它不是一步操作，而是一个迭代过程：综合→布局→CTS→布线→STA→ECO→循环直到所有violation清零。
在130nm时代，时序收敛可能只需2-3轮。在5nm时代，一个复杂SoC可能需要50轮以上的ECO迭代才能收敛。
核心要义
第一，时序收敛是一个"打地鼠"游戏。 修好setup→CTS调整buffer→hold冒出来→修hold→面积增加→congestion恶化→新的setup出现。真正的收敛是在PPA约束下让violation收敛到可接受水平。
第二，约束的质量决定收敛的速度。 90%的时序收敛困境来自约束问题：过约束让工具在不可能的目标上浪费迭代，欠约束让真正的问题被掩盖。
第三，时序收敛的80%工作量在20%的关键路径上。 找出那20%——通常是跨电压域路径、MCMM交叉路径、存储器接口路径——集中优化。
实践应用
* MCMM是收敛的基础：在setup最差corner下优化setup，在hold最差corner下优化hold。 * Useful Skew是一把双刃剑：故意引入时钟偏斜来借时序。用好了效果惊人，用过了hold大面积崩溃。 * ECO不是丢人的事：好的ECO策略是预留ECO资源+增量ECO。
实战案例
5nm手机AP的50轮ECO：tape-out前2个月还有8000条violation。war room模式持续7周、50+轮ECO，最终清零。——SNUG Silicon Valley 2022
Useful Skew救了一颗NPU：MAC阵列差15ps——用useful skew借了15ps——setup pass，hold全clean。——SNUG San Jose 2020
IR Drop导致时序收敛失败：signoff pass但硅片fail。根因：STA corner未考虑实际工作负载下的IR drop。补IR-aware STA后修正。——SNUG Europe 2023
常见误区
误区一：时序收敛就是修violation。 修的尽头是约束。很多violation不是路径慢——是约束错了。
误区二：setup比hold重要。 Setup决定性能，hold决定功能正确。hold必须清零，setup可以靠降频兜底。
误区三：STA pass=时序收敛完成。 STA用统计模型。硅片真实时序受IR drop、crosstalk、aging影响。Signoff需叠加额外guardband。