SystemVerilog

SystemVerilog

类型: 概念 | 引用论文数: 41

常见误区

误区一：SystemVerilog=验证语言。 它的设计侧改进(interface、always_comb、enum)同样强大。很多设计团队只把SystemVerilog当验证工具。

误区二：写了SVA就万事大吉。 SVA只检查你写了的东西。忘了写某个时序关系的断言——那个关系就是盲区。

误区三：constraint random=随便跑。 约束随机验证需要精心设计的约束——太松浪费仿真周期，太紧漏掉corner case。好的约束设计本身就是一门手艺。

思想演变

- 2002–2005：诞生：Accellera工作组成立。Synopsys捐赠Vera技术。IEEE 1800-2005发布。 - 2005–2012：验证主导：UVM基于SystemVerilog构建。约束随机验证成为主流。SVA广泛采用。 - 2012–2020：设计侧追赶：设计工程师开始大规模采用SystemVerilog设计特性。interface成为复杂SoC标配。 - 2020–present：AI+形式化：AI辅助生成SVA断言。形式验证直接证明SystemVerilog assertion。

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