布局布线 PnR
布局布线 PnR
概念解析
定义与起源
术语定义：布局布线(Place and Route, PnR)是IC物理设计的核心步骤——把综合后的门级网表"画"到芯片硅平面上。PnR的输出是GDSII——直接送给晶圆厂的光罩数据。
1980年代芯片几千门可以手工画版图。1990年代百万门时代出现第一代自动PnR工具。2020年代Fusion Compiler将综合+布局+CTS+布线融合为统一引擎。
核心要义
第一，PnR是一个带10^8个变量的优化问题。 几百万标准单元中决定每个的(x,y)坐标——使总面积最小、总连线最短、时序满足、功耗最低、散热均匀。这是NP-hard问题——只有启发式算法的"够好解"。
第二，Floorplan决定一切。 好的Floorplan让PnR事半功倍。坏Floorplan让PnR成为噩梦。
第三，布线不只是连线——是信号完整性管理。 相邻并行长线产生crosstalk。先进工艺下crosstalk引起的延迟变化可达20%+。
实践应用
* Placement需要跟CTS协同：先把寄存器大略放好→预估时钟树→调整寄存器位置→再精确放组合逻辑。 * Congestion是PnR的头号杀手：局部单元密度太高→绕线绕很远→时序恶化。 * ECO是PnR的日常：好的PnR流程预留ECO资源。
实战案例
某GPU的Congestion地狱：SM内部单元密度极高——局部congestion导致绕线长度超出预算30%。SM之间插入布线通道——面积+3%，时序全部收敛。——SNUG San Jose 2021
Macro Placement的蝴蝶效应：DDR PHY放在右下角——离CPU太远——DDR延迟超20%。移到中下方——延迟达标。——SNUG Silicon Valley 2020
7nm的Crosstalk灾难：DDR数据线并行了800μm——实际延迟比STA模型多了18%。插入屏蔽线后频率恢复正常。——SNUG Europe 2022
常见误区
误区一：PnR就是工具按个按钮。 工具只能做局部优化。全局决策必须由工程师决定。
误区二：面积越小越好。 面积最小化会增加congestion→绕线变长→面积反弹。最优面积通常是"最小可达面积+10-15%"。
误区三：PnR做完就交给signoff了。 PnR和signoff必须迭代。PnR用的时序模型有5-10%误差。