DFT 可测试性设计

概念解析

定义与起源

术语定义：可测试性设计(Design for Testability, DFT)是一套在芯片设计阶段嵌入测试电路的方法论。核心思想：芯片制造后内部节点几乎不可观测——DFT通过扫描链(Scan Chain)、内建自测试(BIST)、边界扫描(JTAG)等结构，让测试向量穿透芯片暴露故障。DFT诞生于1970年代。1990年代扫描测试和ATPG成为工业标准，JTAG(IEEE 1149.1)发布。

核心要义

第一，DFT在可控制性和可观察性之间做交易。 扫描链把普通触发器替换为扫描触发器——测试模式下串成移位寄存器。代价：面积(每触发器多一个MUX)、时序(数据路径延迟)、测试时间。

第二，测试覆盖率不是100%就万事大吉。 覆盖率陷阱：分母只含可检测故障。真正该关注的是缺陷覆盖率(defect coverage)，不是故障覆盖率(fault coverage)。

第三，DFT和功能设计同步，非事后补救。 扫描链、压缩逻辑、测试点必须在综合布局阶段规划。RTL阶段DFT检查修复成本是门级的十分之一。

实践应用

* 扫描链是DFT的脊柱：全扫描覆盖率99%+；局部扫描用于性能敏感路径。 * ATPG是DFT的大脑：对stuck-at、transition、path delay分别生成向量。 * 压缩是DFT的生命线：片上解压+压缩逻辑把向量压缩10-100倍。 * BIST是DFT的自检系统：LogicBIST伪随机向量+MISR签名；MBIST用于存储器测试。

实战案例

• 5G基带芯片DFT翻车：ATE上stuck-at pass但transition大面积fail。根因扫描链shift功耗导致IR drop 15%，transition timing失效。解决：scan chain gating分时移位。——SNUG San Jose 2021

• 汽车MCU的LBIST自救：ISO 26262 ASIL-D MCU需在线自检。LogicBIST空闲期生成伪随机向量，MISR压缩签名比对，覆盖92% stuck-at。——SNUG Europe 2019

• 层次化DFT救AI芯片：400mm² AI芯片，200+扫描链300万级。Flat ATPG 72h未出结果。层次化分解后72h→4h。——SNUG Silicon Valley 2022

常见误区

误区一：DFT就是插扫描链。 BIST、JTAG、压缩逻辑各有用途。不同测试需求对应不同DFT结构。

误区二：ATPG覆盖率够了就可以tape-out。 真实缺陷可能和ATPG建模完全不同。需补充IDDQ、路径延迟、at-speed test。

误区三：DFT面积功耗可忽略。 5nm以下扫描FF大15-20%。10亿门设计需多目标优化。

思想演变