Synopsys

类型: companies
引用论文: 240 篇
XA在定制功率MOSFET分析流程中的集成
电压感知静态时序分析实现精确时序收敛
在45nm使用IC Compiler中Zroute技术改善布线QoR、DFM和运行时间
DC-T与ICC之间相关性的系统分析
DC Graphical：承诺与现实
小延迟缺陷 ATPG 的用户实践经验
扫描与压缩对物理设计影响的案例研究
约束求解器诊断
使用SystemVerilog DPI和VhPI的统一验证与原型验证
自定义片上时钟控制器和扫描压缩插入的全层次化流程用于At-Speed测试
百万门设计构建方法论：DC Topographical与ICC协同
复杂 SoC 上的小延迟缺陷实验
使用SNPS DesignWare组件和Galaxy Test进行先进DFT实现
使用片上PLL优化跳变故障测试向量生成及其对压缩技术的影响
定制片上时钟控制器与扫描压缩插入的全层次化At-Speed测试流程
使用SystemVerilog DPI和VhPI的统一验证与原型验证
DFTCMax模块化实现：确保低面积开销与高测试质量
使用Cadabra布局自动化减少库设计工作量
使用Galaxy平台层次化实现Cortex-A9 MPCore多核处理器
应对全芯片功耗感知功能验证的挑战——基于MVSIM的解决方案
面向百万门级设计的多压缩器实现方案
如何构建百万门级验证环境：从设备建模到硬件加速
使用IC Compiler进行45nm高性能处理器设计
使用基于时序余量的动态桥接故障模型检测高阻桥接缺陷
利用形式等价方法实现快速精确的功耗估计
使用IC Compiler设计45nm高性能处理器
嵌入式DRAM设计与使用ESP-CV的行为模型验证
先进设计方法论
DFT MAX用于混合信号设计：案例研究
ARM 存储器编译器功耗测量流程：使用 Synopsys HSIM 和 HSIMplus
层次化设计流程中的布局规划与版图优化：案例研究
CCS与NLDM时序特征化及与Liberty-NCX的相关性验证
纳米级设计中的时序与功耗协同优化方法
虚拟现实用于调制解调器软件开发——实现2.5G无线通信的流片前软件开发与验证
复杂低功耗设计的多电压验证挑战
随机化测试平台开发——USB案例研究
大规模设计层次化验证中验证组件的选择性复用技术
使用 Magellan 验证 MIPS 设计
状态保持设计：策略与案例研究
我们到了吗？-- 使用VMM Planner管理验证进度
使用混合SystemVerilog/SystemC环境的复杂网络ASIC验证IP复用
使用ESP-CV进行存储器位图验证
使用Leda进行低功耗规则检查
使用VMM RAL的全可复用寄存器/内存访问方案
同步设计方法论
结构化方法：利用相对布局与时钟网格优化ARM Cortex-A8 NEON单元的延迟、功耗与变异——基于90纳米工艺的案例研究
使用ICC CTS流程实现良好的时钟偏斜和跨时钟平衡结果
使用NanoTime进行结构化ASIC宏单元时序模型特征化
90nm IP库的功耗门控实现技术
DFT MAX扫描压缩流程实践经验
DFT MAX 扫描压缩流程经验
UMC-Synopsys 65nm低功耗UPF参考设计流程
低功耗IP与UPF：高性能低功耗CPU设计的使能技术
构建百万门级设计方法论
构建百万门级设计方法论
DC Graphical：承诺与现实
使用PrimeTime分布式多场景分析缓解签核时序和SI收敛难题
双模GPS接收器的实现方法论
相信我，我是Design Compiler：综合行为与变化的Slack
基于PrimeYield-LCC的40nm IP设计光刻检查流程
SBPF性能与精度评估
电源门控设计——UPF能为你做什么，以及不能做什么
应对验证IP复用中的约束复杂度
使用Star-RCXT寄生提取和HSIM实现更高的仿真生产力和精度
使用IC Compiler实现无天线效应设计
降低高性能可综合处理器核心功耗的自动化设计流程
HSIM EM分析集成流程用于Rambus高速FlexIO接口单元
HSIM电迁移分析在Rambus高速FlexIO接口单元中的集成流程
使用IC Compiler进行复杂SoC的层次化设计实现
使用ESP-CV对嵌入式存储器进行符号仿真的功能验证
使用高级VMM与RAL的光电器件完整验证方案
与设计同步的DFT：层次化扫描压缩
电源门控设计 —— UPF 能为你做什么，以及不能做什么！
利用IC Compiler中Zroute技术在45nm改善布线QoR、DFM和运行时间
优化RTL仿真性能
复杂SoC使用IC Compiler的层次化设计实现
降低高性能可综合处理器核心功耗的自动化设计流程
应对验证IP复用中的约束复杂性
高速存储通道模块的XA仿真器验证
VMM性能验证方法论
使用Design Compiler Graphical进行拥塞预测与缓解
使用HSIMPlus进行功耗与信号可靠性分析
使用IC Compiler低功耗CTS降低时钟树功耗的可预测方法
先有鸡还是先有蛋：如何在网表之前获得布图规划
基于 ICC UPF 流程的低功耗 ARM Cortex-A9 实现
一种高效准确的纳米级存储器编译器基于实例的功耗特征化方法
HSIM在DDR DRAM设计中的仿真成功案例
基于UPF的多电压MCMM实现经验
通过使用 IC Compiler UPF 模式改善加油站设计的周转时间
自动化功能覆盖率收敛技术
DC Explorer：早期设计探索的快速综合
DC Explorer：用于早期设计探索的快速综合
如何使用DVE改善验证调试
部署全定制时序壳方法学以在Custom Designer与ICC之间交付宏单元
可扩展多核ASIP虚拟平台用于标准兼容的Trellis译码
应用 DFT Compiler 核心封装技术控制数模接口
跨时钟域的全方位解决方案
层次化设计实现策略的最佳实践
升压变换器设计的优化尺寸程序
未来签核之路：使用层次化STA
汽车系统验证：使用Saber/ModelSim联合仿真结合ISO 26262
RTLA / TestMax Advisor：布局布线原型
使用ASIP Designer的高效双核锁步处理器设计：ST STxP5案例研究
RTLA 与 TestMax Advisor：P&R 原型验证中处理不完整 RTL 与 DFT 约束
时钟网络仿真——早期偏斜与延迟收敛
RTLA/TestMax Advisor：利用RTL分析处理脏数据加速P&R原型验证
数字设计方法论
利用Intel 18A RibbonFET和PowerVia技术通过Fusion Compiler优化PPA收益
先进Fusion Compiler综合与布局布线技术驱动性能与周转时间提升
利用RTL Architect构建更优IP——Arteris NoC IP物理探索
多行设计方法论：同时使用高速与高密度单元库
推动可验证QoR：使能形式等效验证
利用DCT/DCG实现高频设计的方法研究
应用SiliconSmart进行AOCV特性描述
重定时流水线多种低功耗方法的优异权衡
Yield Explorer —— 集成逻辑与存储器诊断的良率学习
先进节点综合支持 — Design Compiler Graphical
使用IC Compiler II进行新兴节点设计
复位域交叉（RDC）简介
最新ARM处理器高性能高能效实现的最佳实践
加速SoC数据融合技术：高性能传感器、语音和音频处理
7nm设计的性能、功耗和面积优化技巧
HSPICE、FineSim、Custom WaveView更新及FineSim SPICE模拟电路加速教程
版图期间的物理感知仿真与电气分析
Synopsys定制设计平台：加速稳健的定制设计
利用SpyGlass工具快速检查RTL电路设计中的RDC（Reset Domain Crossing）问题
5G Modem SoC的设计与验证考量
使用Hspice集成进行SerDes信道检查与优化
PrimeTime 签核领导力 —— 5nm 节点使能与 QoR 最大化
利用 RedHawk Analysis Fusion 缓解先进节点的 PG 网络电压降问题
使用PrimeTime SimLink提高时序签核精度
RTL Architect如何提升效率以实现最优PPA
数据路径与控制路径模块的形式等价验证
Synopsys签核产品更新：更新，更快，更强，签核产品领航者
VC SpyGlass CDC解决方案：AI芯片CDC的挑战及解决方案
基于Arm的数据中心SoC架构早期探索与优化
大幅提升版图效率的定制设计自动化实施方案——可视化辅助版图自动化
加速半导体产品达到ISO 26262合规时间
利用设计空间优化加速达成目标：介绍DSO.ai
炫铁RISC-V CPU IP参考流程：使用Fusion Compiler最大化每瓦性能
Fusion + DSO.ai + DesignDash打造芯片数字孪生：AI助力RISC-V内核5nm大数据加速4nm设计
Redhawk-SC Fusion驱动的IR感知布局
瞩目AR/VR光学系统，先见未来新视界：AR/VR系统中的关键光学设计
模拟设计重定向愿景与案例研究
AI加持的全新一代自主化验证技术
Simply Better RTL -- RTL Architect 入门指南
安全规范格式（SSF）驱动加速汽车设计收敛
使用Synopsys RISC-V解决方案进行高效SoC开发
智能汽车时代构建可信软件的优秀实践——保障第三方及自研代码安全
利用StarRC先进技术实现更快的周转时间：GPD金色寄生数据库与StarReduce
安全规范格式（SSF）驱动流程加速汽车芯片设计收敛
使用 Synopsys TestMAX 测试所有极限
新思科技高效故障注错仿真工具 Z01X 助力功能安全验证
ZeBu Server 5：业界最快仿真系统与无与伦比的容量
面向先进工艺的签核创新：方寸之间的精确
复杂电路仿真问题：高频、波动、电源仿真经验探讨
Synopsys图形化通用信号完整性分析环境使用经验
一种高效的外部Memory Die的测试方案，以及基于HPC芯片应用的案例分析
释放完整功耗优化潜力：最大化PPA与效率回报
利用RTL Architect构建更优IP——Arteris NoC IP物理探索
PrimePower -- 先进技术节点的晶圆厂合作与认证
级联浮点DesignWare IP的高精度设计与实现技术
无需RTL代码的Siloti (Verdi) 功耗分析加速方案
设计中IR Drop优化与自动修复方案
测试分级机制在全系统测试中的应用
使用C到RTL等价性检查验证AI非线性运算
使用虚拟原型验证和UVM测试平台的早期软件开发和端到端系统验证
先进Fusion Compiler综合与布局布线技术推动性能和周转时间
释放Synopsys.ai的力量：使用DSO.ai为高性能ARM CPU实现PPA和生产力提升
全面的CTS与物理感知多位寄存器综合方法学
利用多位寄存器合并技术提升芯片设计功耗效率
全面的 CTS 与物理感知多位寄存器综合方法学
面向MPEG传输流处理的全面UVM验证环境
并发时钟与数据优化（CCD）技术亮点与瑞萨成功经验分享
使用IC Compiler II加速设计收敛：拥塞驱动重构、并发时钟数据优化和多源时钟树综合
Cortex-A55低功耗实现最佳实践——使用PrimeTime优化
比特币低功耗流程与方法学 — 实现篇：一个'完全酷'的案例研究
Socionext UPF设计流程的演进——Socionext与Synopsys的成功合作
复杂IO宏电源关系的低功耗验证——多SRSN UPF建模方案
使用UPF进行低功耗设计的原则
Synopsys端到端低功耗解决方案
比特币低功耗流程与方法学——实现篇：‘完全酷’案例研究
复杂SoC的低功耗静态签核
使用Spyglass Power进行早期RTL功耗探索以优化设计功耗
约束开发与时序收敛：使用SDC约束的最佳实践
为什么设计约束（SDC）验证在RTL阶段至关重要？
源同步DDR接口时序约束：从零开始
编写高效时序约束并加速时序收敛
面向汽车设计可测试性改进的测试点插入案例研究
测试点插入改善汽车设计可测试性案例研究
在RTL签核中改善SoC可测试性和ATPG效率
面向小型核心的轻量级LBIST实现方法学
面向小型核心的轻量级LBIST实现方法学——DFTMAX LogicBIST/SpyGlass DFT ADV/TetraMAX II ADV
以前所未有的速度实现测试质量和成本目标 -- Synopsys测试自动化工具
使用SpyGlass Power进行功耗估算
什么是功能安全？与过去几十年的功能验证有何不同？
使用 SpyGlass Power 进行功耗估算
SpyGlass Lint Turbo简介：3倍违规减少以加速RTL设计收敛
使用 Synopsys 推荐的 ATPG 流程实现高测试质量
RTL 可测试性与设计分析：SpyGlass DFT ADV
SpyGlass DFT ADV早期可测试性分析与物理感知测试点插入——优化ATPG结果
SpyGlass DFT ADV概述——RTL测试Signoff
使用SpyGlass进行静态分析：应对SoC设计日益增长的复杂性
使用VC Formal检查SoC级连接并进行覆盖率分析
SpyGlass DFT ADV早期可测试性分析：满足汽车电子严苛的可测试性要求
如何使用VC SpyGlass Lint/CDC高效提升FPGA设计质量
SpyGlass Power在RTL阶段功耗优化中的应用
RTL可测试性分析——使用SpyGlass DFT ADV早期解决可测试性问题
VC SpyGlass——下一代静态验证平台
Spyglass高级CDC检查方法论
从早期RTL分析到更快速高效的ATPG：管理测试成本
使用静态验证进行FPGA设计的高级跨时钟域检查
基于Spyglass的DFT检查
Synopsys汽车电子测试解决方案 — ISO 26262认证
Synopsys 汽车测试解决方案：ISO 26262 认证
面向汽车应用的LogicBIST技术
在高度约束环境中使用DFTMAX与异步和同步片上时钟控制器（OCC）：用户体验
在高度受限环境中同时使用DFTMAX与异步和同步片上时钟控制器（OCC）的用户经验
早期验证——TestMAX DFT左移加速结果达成时间
DFTMAX Ultra：面向小型数字混合信号器件
实现DFT仿真10倍性能提升
使用Synopsys测试自动化工具降低DPPM并测试安全关键电路
左移TestMAX流程和X容忍逻辑BIST方案用于汽车IC
大功告成！使用层次化 ATPG 提升生产力
按时达成测试质量和成本目标
收工！使用层次化ATPG提高生产力
层次化DFT解决方案应对数百万门SoC的DFT挑战
使用SpyGlass DFT提高ATPG效率的定制化流程
使用VCS细粒度并行实现DFT仿真10倍性能提升
快速DFT开发的运行时间缩减
提高SpyGlass DFT测试点精度的技巧
ARM Cortex-A72处理器在16FF+工艺中的高性能高能效实现
在 GF 22FDX 上使用 Synopsys 设计平台实现 ARM Cortex-A53 四核
16nm节点复杂全芯片低功耗实现案例研究
使用Custom-Router在ICCII中实现快速、高质量的预布线
2.1GHz ARM Cortex-A55功耗约束存储SoC的实现流程
面向功耗受限 SoC 的 2.1GHz ARM Cortex-A55 实现流程
2.1GHz ARM Cortex-A55 实现流程：面向功耗受限的存储 SoC
使用 Synopsys Galaxy 设计平台在 16FF+ 工艺中实现 ARM Cortex-A72 处理器的高性能节能实现
下一代RTL综合：未来十年的RTL综合